JPS5931092B2 - 通信制御処理装置 - Google Patents

Description

【発明の詳細な説明】 本発明は、通信制御処理装置、特にマイクロプロセッサ
による制御が行なわれる通信制御処理装置において、通
信制御処理装置内の主記憶装置にのみコマンド語を保持
しておいて、回線制御共通部が上記コマンド語を調べる
ためのアドレス情報を保持するよう構成し、処理に対応
して回線制御共通部がアドレス情報にもとづいて上記コ
マンド語を読取つて各回線制御アダプタに渡すようにし
、回線制御共通部の・・−ドウエア量を軽減するように
した通信制御処理装置に関するものである。

従来から通信制御処理装置においては、一般に第１図を
参照して後述するように、（１）装置全体を制御するプ
ロセッサ、（゛）ホスト・データ処理装置側とのインタ
フェースを制御するインタフェース制御部、（Ｉｉｉ）
装置内の主記憶装置、Ｏ■主記憶装置のリード／ライト
制御を行なう記憶制御部、（Ｖ）外部回線を制御する複
数の回線制御アダプタ部、■０複数の回線制御アダプタ
を共通に制御する回線制御共通部をそなえている。この
ような通信制御処理装置においては、ホスト・データ処
理装置側から読取つた回線対応のコマンド語は上記主記
憶装置に保持され、回線制御共通部あるいは回線制御ア
ダプタ部が上記コマンド語にもとづいて処理を行なうよ
うにされる。

このような通信制御処理装置において、上記回線制御ア
ダプタ部が文字組立／分解などを行なつていることから
、最近当該回線制御アダプタ部にもマイクロプロセツサ
を導入することが考慮されるようになり、回線制御アダ
プタ部の処理に余裕が生じるようになつたことから、上
記回線制御共通部との間での機能分担を如何に割振るか
が問題となつてきた。本発明は、この点を解決すること
を目的とし、上記回線制御共通部のハードウエア量を減
少するようにした通信制御処理装置を提供することを目
的としている。

そしてそのために、本発明の通信制御処理装置は、ホス
ト・データ処理装置側から読取つたコマンド語を少なく
とも格納する主記憶装置、外部回線を制御する複数の回
線制御アダプタ部、および該回線制御アダプタ部を共通
に制御する回線制御共通部を有する通信制御処理装置に
おいて、上記回線制御共通部が上記主記憶装置を直接ア
クセスし得るよう構成すると共に、上記回線制御共通部
に、上記コマンド語が格納されている上記主記憶装置上
のアドレス情報を格納するコマンド語アドレス格納メモ
リをもうけてなり、指定された回線に対して起動がかけ
られたとき上記回線制御共通部は、当該回線に対応した
コマンド語についての上記主記憶装置上のアドレス情報
を上記コマンド語アドレス格納メモリ上に格納し、当該
回線に対する以後の処理に対応して、上記コマンド語ア
ドレス格納メモリの内容にもとづいて上記主記憶装置を
アクセスし、当該主記憶装置上のコマンド語の内容をフ
エツチし、当該コマンド語の内容にもとづいて処理が実
行されることを特徴としている。以下図面を参照しつつ
説明する。第１図は本発明の通信制御処理装置の全体構
成を表わす一実施例、第２図は本発明の概念を説明する
説明図、第３図は本発明の通信制御処理装置における回
線制御共通部の一実施例構成、第４図はコントロール・
バツフア・レジスタにセツトされる内容を説明する説明
図、第５図は主記憶装置上に保持されるコマンド語を説
明する説明図、第６図は本発明にいうコマンド語アドレ
ス格納メモリを説明する説明図を示す。第１図において
、１はホスト・データ処理装置、２はメイン・メモリ、
３はチヤネル、４は通信制御処理装置、５は通信制御処
理装置全体の制御を行なうプロセツサ、６は通信制御処
理装置内の主記憶装置であつてコマンド語がホスト・デ
ータ処理装置側から読取られて保持されるもの、７は記
憶装置リード／ライト制御兼サイクル・スチール制御部
（記憶制御部と略す）、８はインタフエース制御部、９
は回線制御共通部、１０−０，１０一１・・・・・・・
・・・・・・・・，１０−ｎは夫々回線制御アダプタ部
を表わしている。

外部回線を制御するに当つては、通信制御処理装置４は
ホスト・データ処理装置１側からコマンド語（各回線に
対応して存在する）をフエツチして主記憶装置６上に保
持しておいて、当該コマンド語に対応して処理を進める
。

回線制御共通部９あるいは回線制御アダプタ部１０が上
記各回線に対応したコマンド語を調べて処理を進めるに
当つては、次の２つの方式が考慮される。

即ち、（Ａ）回線制御共通部９上に、各回線に対応した
コマンド語のコピーを保持しておく方式、（Ｂ）回線制
御共通部９上には、各回線に対応したコマンド語が格納
されている主記憶装置６上のアドレス情報のみを保持し
ておく方式、が考慮される。

前者方式は、第２図に概念的に示す如く、コマンド語コ
ピー・メモリ１１を用意しておき、回線に起動がかけら
れたとき、主記憶装置６上のコマンド語（ＣＷ）を上記
コピー・メモ）月１上にロードし、以後の処理に当つて
は上記コピー・メモリ１１上の内容をリード／ライトし
て処理を実行し、処理が終結したときに上記コピー・メ
モリ１１上のコマンド語を主記憶装置６に書き戻すよう
にされる。これに対して、上記後者方式は、第２図に示
すコマンド語コピー・メモリ１１をなくして代わりにコ
マンド語アドレス格納メモリ１２をもうけ、例えば＃Ｏ
回線に起動がかけられたとき、＃Ｏ回線用のコマンド語
＃０ＣＷが格納されている主記憶装置６上のアドレス情
報ａを上記コマンド語アドレス格納メモリ１２上の＃Ｏ
回線対応部にセツトする。そして＃Ｏ回線に対する処理
を行なうに当つては、回線制御共通部９がアドレス情報
ａにもとづいてサイクル・スチールによつて主記憶装置
６上のコマンド語＃０ＣＷをリードまたはライトするよ
うにする。

本発明は上記後者の方式を実現するようにして回線制御
共通部９のハードウエア量を軽減するようにしている。
第３図は本発明の通信制御処理装置における回線制御共
通部の一実施例構成を示している。図中の符号９は回線
制御共通部、１２はコマンド語アドレス格納メモリ、１
３はオペレーシヨン・レジスタであつてオペレーシヨン
種別や回線アドレスなどがプロセツサＰＵから与えられ
てセツトされるもの、１４はコマンド語アドレス・レジ
スタであつて例えば＃Ｏ回線に起動がかけられたときプ
ロセツサＰＵから＃Ｏ回線に対応したコマンド語＃０Ｃ
Ｗの格納アドレス情報（第５図において後述するアドレ
スＣＷｌ）がセツトされるもの、１５，１６は夫々主記
憶装置アクセス・アドレス・レジスタ、１７，１８は夫
々例えば＋４回路、１９はコントロール・バツフア・レ
ジスタであつて第４図を参照して後述する如き情報がセ
ツトされるもの、２０はデータ・バッフア．レジスタ、
２１は回線制御共通部制御回路部、２２はスキヤン回路
部であつて第１図に示す各回線制御アダプタ部１０−０
，１０−１，・・・・・・・・・・・・・・・を順次ス
キヤンするもの、２３，２４は夫々オア回路を表わして
いる。図示実施例において、各回線に対応するコマンド
語例えば＃０回線に対応するコマンド語＃０ＣＷは、第
５図図示の如く、回線制御アダプタ部制御詳細情報ＣＭ
ｉと転送データ・バツフア．（主記憶装置６上に確保さ
れているデータ・バツフア）のアドレス情報ＭＡＤと＃
Ｏ回線に対応したステータス情報ＳＴＡＴＵＳとをまと
めて与えられている。

またコマンド語アドレス格納メモリ１２は、第６図に示
す如く、各回線に対応した番地（例えば１２８個の番地
）をもち、例えば＃０回線に対応して一般には後述する
如く＃Ｏ回線に起動がかけられたとき第５図図示のアド
レス情報ＣＷ２がセツトされる。以下例えば＃０回線に
対応した起動動作とデータ転送動作と終結動作とに分け
て順に説明する。

α〕 起動動作。１）＃０回線を起動するとき、当該＃
０回線に対するコマンド語＃０ＣＷは主記憶装置６上に
第５図図示の如く用意されている。

この状態で、プロセツサ（ＰＵ）５はコマンド語アドレ
ス・レジスタ１４にアドレス情報ＣＷ，（第５図）をセ
ツトする。またオペレーシヨン・レジスタ１３に＃Ｏ回
線のアドレスを起動動作指示とをセツトする。２）オペ
レーシヨン・レジスタ１３に起動がセツトされたことに
よつて、スキヤン回路部２２によるスキャン動作は一時
停止し、制御回路部２１の制御によつて＃０回線が収容
されている回線制御アダプタ部例えば１０−０に対して
アドレス・バスを介してアドレス情報を送出して回線制
御アダプタ部１０−０を選択する。

また回線制御アダプタ部１０−０に収容されている複数
の回線のうちの１つである＃Ｏ回線を選択する旨を、コ
ントロール・バツフア・レジスタ１９にセツトする。コ
ントロール・バツフア・レジスタ１９にセツトされる情
報は、第４図図示の如く回線を指定する回線ナンバ情報
Ａと例えば起動やリードやライトなどを指示する制御情
報Ｃとよりなつている。３）回線制御アダプタ１０−０
がレデイ状態にあると、制御回路部２１の制御によつて
、コマンド語アドレス・レジスタ１４の内容ＣＷｌがア
ドレス・レジスタ１５に転送され、アドレス・レジスタ
１５の内容ＣＷｌにもとづいてサイクル・スチールによ
つて主記憶装置６をアクセスする。

４）これによつて主記憶装置６から第５図図示の回線制
御アダプタ部制御詳細情報ＣＭｉが読出されてサイクル
・スチール・データ・アウト・バスを介してデータ・バ
ツフア・レジスタ２０にセツトされる。

このとき、アドレス・レジスタ１５の内容はＣＷｌ＋４
とされてアドレス情報ＣＷ２（第５図）を指しており、
このときのアドレス・レジスタ１５の内容ＣＷ２がコマ
ンド語アドレス格納メモリ１２内の＃Ｏ回線対応部に格
納される（第６図図示の如く）。

〕）この状態で、制御回路部２１の制御のもとで回線制
御共通部９は、コントロール・バツフア・レジスタ（Ｃ
ＢＲ）１９にセツトした内容（情報Ａ，Ｃ）とデータ・
バツフア・レジスタ２０にセツトされた情報ＣＭｉとを
データ・アウト・バスを介して回線制御アダプタ部１０
−０に送出し、起動動作を完了する。

、川 データ転送動作。（６）第３図図示のスキヤン回
路部２２のスキヤン動作によつて、回線制御アダプタ部
１０一０からのデータ転送要求ＲＥＱがあつたことを知
ると、回線制御アダプタ部１０−０１と回線制御共通部
９との間でデータ転送動作に入る。

（７）回線制御アダプタ部１０−０が例えば＃０回線に
対するライト（＃Ｏ回線側へデータを送る）を要求して
いるものとすると、回線制 １御アダプタ部１０−０は
第４図図示の情報Ａに＃０回線のアドレスを記入しかつ
情報Ｃにライトを指示した情報をコントロール・バツフ
ア・レジスタ（ＣＢＲ）１９にセツトする。

（８）制御回路部２１の制御によつて、上記コン ２ト
ロール・バツフア・レジスタ（ＣＢＲ）１９の内容によ
つて、＃０回線に対するライトであることを知る。そし
て、スキヤン回路部２２によるスキヤン位置と上記情報
Ａとによつて、コマンド語アドレス格納メモリ１２に
２読出しアクセスを行なつて、その内容ＣＷ２をアドレ
ス・レジスタ１５にセツトする。

（９）回線制御共通部９は、アドレス・レジスタ１５の
内容ＣＷ２にもとづいて、サイクル・スチールによつて
主記憶装置６をアクセスす ３る。

これによつて主記憶装置６の当該番地の内容ＭＡＤ（第
５図）がサイクル・スチール・データ・アウト・バスを
介してアドレス・レジスタ１６にセツトされる。（自）
上記情報ＭＡＤは上述の如く主記憶装置６３上に用意さ
れているデータ・バツフア（図示せず一＃０回線にライ
トすべき転送データが用意されている）のアドレス情報
である。

回線制御共通部９は、次に、アドレス・レジスタ１６の
内容ＭＡＤによつてサイクル・ス ４チールで主記憶装
置６にリード・アクセスを行ない、主記憶装置６からの
転送データが４バイト分データ・バツフア・レジスタ（
ＤＢＲ）２０にセツトされる。

ａｌ）この４バイト分のデータは回線制御アダプタ部１
０−０に転送され、アドレス・レジスタ１６の内容はＭ
ＡＤ＋４とされ、次の４バイト分の転送データをフエツ
チしにゆく。

（自）この動作（自）が順次繰返されてゆくが、所定の
転送が完了すると、回線制御アダプタ部１０−０はこの
旨を回線制御共通部９に通知する。

これによつて回線制御共通部９は、この時点のアドレス
・レジスタ１６の内容（ＭＡＤ＋４Ｘ（転送回数））を
、第５図図示のコマンド語＃０ＣＷ内に新しいＭＡＤ情
報として書込むようにする。

なお、１回の転送要求ＲＥＱにもとづく転送によつて転
送動作がすべて終了するものではなく、幾回か繰返され
るものである。５１終結動作。

（自）上記データ転送動作と同様に、スキヤン回路部２
２によるスキヤンによつて回線制御アダプタ１０−０か
らデータ転送要求ＲＥＱがあると、転送動作に入る。

（自）この場合にも、回線制御アダプタ１０−０はコン
トロール・バツフア・レジスタ（ＣＢＲ）１９に情報Ａ
，Ｃを転送する。

（自）回線制御共通部９は、コントロール・バツフア・
レジスタ（ＣＢＲ）１９中の情報Ｃにもとづいて、ステ
ータス情報格納動作（終結動作）に入る。

（自）この場合にも、回線制御共通部９は、スキヤン回
路部２２によるスキヤン位置と情報Ａとによつてコマン
ド語アドレス格納メモリ１２の＃Ｏ回線対応部をリード
する。

この内容ＣＷ２がアドレス・レジスタ１５にセツトされ
、このときアドレス・レジスタ１５の内容は＋４されて
再びアドレス・レジスタ１５にセツトされる。即ちレジ
スタ１５の内容は（ＣＷ２＋４即ちＳＴＷ（第５図））
となる。（５）一方このとき、回線制御アダプタ部１０
０から＃０回線に対応したステータス情報（４バイト）
ＳＴＡＴＵＳがデータ・バツフア・レジスタ（ＤＢＲ）
２０にセツトされ、上記アドレス・レジスタ１５の内容
ＳＴＷにもとづいてデータ・バツフア・レジスタ２０の
内容ＳＴＡＴＵＳが主記憶装置６上の制御語＃０ＣＷ中
に新しいステータス情報ＳＴＡＴＵＳとして格納される
。

これによつて終結動作は完了する。以上説明した如く、
本発明によれば、回線制御共通部９土に、主記憶装置６
上のコマンド語のコピーをもつ必要がなく単にコマンド
語アドレス格納メモリ１２によつてアドレス情報をもて
ばよい。

そして制御語の内容を回線制御アダプタ１０−１側に転
送すればよい。このために、回線制御共通部９のハード
ウエア構成が簡略化される（第１図に関連して述べた方
式Ａにくらべて約１／２に簡略化される）。そして、こ
の場合、各回線制御アダプタ１０−１側の処理機能が増
大されるが、マイクロプロセツサによる制御を採用する
ことによつて当該処理機能増に簡単に対処することがで
きる。

【図面の簡単な説明】

第１図は本発明の通信制御処理装置の全体構成を表わす
一実施例、第２図は本発明の概念を説明する説明図、第
３図は本発明の通信制御処理装置における回線制御共通
部の一実施例構成、第４図はコントロール・バツフア・
レジスタにセツトされる内容を説明する説明図、第５図
は主記憶装置上に保持されるコマンド語を説明する説明
図、第６図は本発明にいうコマンド語アドレス格納メモ
リを説明する説明図を示す。 図中、１はホスト・データ処理装置、４は通信制御処理
装置、５はプロセツサ、６は主記憶装置、７は記憶装置
制御部、９は回線制御共通部、１０−０，１０−１，・
・・・・・・・・・・・・・・は回線制御アダプタ部、
１２はコマンド語アドレス格納メモリ、１３はオペレー
シヨン・レジスタ、１４はコマンド語アドレス・レジス
タ、１５，１６は夫々主記憶装置アクセス・アドレス・
レジスタ、１９はコントロール・バツフア・レジスタ、
２０はデータ・バツフア・レジスタ、２１は制御回路部
、２２はスキ．アン回路部を表わす。

Claims (1)

【特許請求の範囲】
1. １ ホスト・データ処理装置側から読取つたコマンド語
   を少なくとも格納する主記憶装置、外部回線を制御する
   複数の回線制御アダプタ部、および該回線制御アダプタ
   部を共通に制御する回線制御共通部を有する通信制御処
   理装置において、上記回線制御共通部が上記主記憶装置
   を直接アクセスし得るよう構成すると共に、上記回線制
   御共通部に、上記コマンド語が格納されている上記主記
   憶装置上のアドレス情報を格納するコマンド語アドレス
   格納メモリをもうけてなり、指定された回線に対して起
   動がかけられたとき上記回線制御共通部は、当該回線に
   対応したコマンド語についての上記主記憶装置上のアド
   レス情報を上記コマンド語アドレス格納メモリ上に格納
   し、当該回線に対する以後の処理に対応して、上記コマ
   ンド語アドレス格納メモリの内容にもとづいて上記主記
   憶装置をアクセスし、当該主記憶装置上のコマンド語の
   内容をフェッチし、当該コマンド語の内容にもとづいて
   処理が実行されることを特徴とする通信制御処理装置。