JPS5928737A - 標本化周波数変換装置 - Google Patents
標本化周波数変換装置Info
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- JPS5928737A JPS5928737A JP14040582A JP14040582A JPS5928737A JP S5928737 A JPS5928737 A JP S5928737A JP 14040582 A JP14040582 A JP 14040582A JP 14040582 A JP14040582 A JP 14040582A JP S5928737 A JPS5928737 A JP S5928737A
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B14/00—Transmission systems not characterised by the medium used for transmission
- H04B14/02—Transmission systems not characterised by the medium used for transmission characterised by the use of pulse modulation
- H04B14/04—Transmission systems not characterised by the medium used for transmission characterised by the use of pulse modulation using pulse code modulation
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- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本願発明は、標本化周波数の異なるＰＣＭ装置（アナロ
グ（ｑ号を標本化しパルス符号変調したものを記録・ｐ
）生・伝送又は処理する装置）間をディジタル的（（デ
ータ転送する場合に必要な標本化周波数変換装置に関す
るイ、のである。
グ（ｑ号を標本化しパルス符号変調したものを記録・ｐ
）生・伝送又は処理する装置）間をディジタル的（（デ
ータ転送する場合に必要な標本化周波数変換装置に関す
るイ、のである。
この種の装置の動作を説明する一般的なモデル図が第７
図に示されている。図において、送信側（出力側）のＰ
ｃｔ、ｌ装ｊ〃のＰ（ＪＪ倍信号７）応する仲本値（サ
ンプリング値）が黒丸印で示されており、そのディジタ
ル・アナログ変換後の対応した出力波形が破線で示され
ている。また、受信側（入力側）のＰＣ）、４装置に必
要な受信ＰＣＭはχ印の値で示されている。図より明ら
かな如く、黒丸印とχ印との周Ｍ（即ち周波＃！Ｉ）＋
１異なっており、この演算を行なうのが標本化）＾Ｊ波
数変換器である。
図に示されている。図において、送信側（出力側）のＰ
ｃｔ、ｌ装ｊ〃のＰ（ＪＪ倍信号７）応する仲本値（サ
ンプリング値）が黒丸印で示されており、そのディジタ
ル・アナログ変換後の対応した出力波形が破線で示され
ている。また、受信側（入力側）のＰＣ）、４装置に必
要な受信ＰＣＭはχ印の値で示されている。図より明ら
かな如く、黒丸印とχ印との周Ｍ（即ち周波＃！Ｉ）＋
１異なっており、この演算を行なうのが標本化）＾Ｊ波
数変換器である。
従来におけるこの種の装置としては、第一図に示すよう
なディジタルフィルタ技術を利用した全ディジタル式椋
本化ｊ＾ゴ波数変換器と、第３図に示すような一度アナ
ログ信号に変換後、受信側の標本化周期でＰＣ’Ｍ信号
化する装置とが提案されている。
なディジタルフィルタ技術を利用した全ディジタル式椋
本化ｊ＾ゴ波数変換器と、第３図に示すような一度アナ
ログ信号に変換後、受信側の標本化周期でＰＣ’Ｍ信号
化する装置とが提案されている。
まず第１図について説明すると、（１）は送信側ＰＣＭ
装置（図示せず）よりのＰＣＭ信号入力端子、（２）は
受信側ＰＣＭ装置（図示せず）へのＰＣＭ信号出力端子
、（３）は送信側ＰＣＭ装置の標本化クロック信号入力
端子、（りは受信側ＰＣＭ装置の標本化クロック信号入
力端子、（ｊ＋は入力端子／からのＰＣ）、ｆ信号を全
ディジメル方式で標本化周波数を変換する回路で出力端
子コに演算結果を出力する。
装置（図示せず）よりのＰＣＭ信号入力端子、（２）は
受信側ＰＣＭ装置（図示せず）へのＰＣＭ信号出力端子
、（３）は送信側ＰＣＭ装置の標本化クロック信号入力
端子、（りは受信側ＰＣＭ装置の標本化クロック信号入
力端子、（ｊ＋は入力端子／からのＰＣ）、ｆ信号を全
ディジメル方式で標本化周波数を変換する回路で出力端
子コに演算結果を出力する。
この第、２図の従来例では、標本化周波数変換ディジタ
ル回路Ｓは、精度の高い高価なディジタルフィルタ技術
を駆使する必要があり、特に、送信側と受信側の標本化
周波数比が複雑になると実現には膨大な回路を必要とす
るという欠点がある。
ル回路Ｓは、精度の高い高価なディジタルフィルタ技術
を駆使する必要があり、特に、送信側と受信側の標本化
周波数比が複雑になると実現には膨大な回路を必要とす
るという欠点がある。
第、７図において、符号／〜グは第一図に相当部分を示
し、乙は入力端子／からのＰＣＭ信号を、入力端子３か
らの送信側の標本化クロック信号の周波数でディジタル
・アナログ変換（以下、Ｄ ／ Ａ変換という）してア
ナログ信号を出力するＤ ／ Ａ変換器、７はそのアナ
ログ出力信号を入力して、入力端子３及びｌからの標本
化クロック信号の周波数の低い方の周波数の％以上の周
波数をしゃ断する低域ｒ波型のアナログフィルタ（以下
、ＬＰＦという）、そしてｇは、アナログフィルタ７に
より平滑されたアナログ信号を入力端子ｌからの受信側
ＰＣＭ装置の標本化りρツク信号の周波数で標本化して
、アナログ・ディジタル変換（以下。
し、乙は入力端子／からのＰＣＭ信号を、入力端子３か
らの送信側の標本化クロック信号の周波数でディジタル
・アナログ変換（以下、Ｄ ／ Ａ変換という）してア
ナログ信号を出力するＤ ／ Ａ変換器、７はそのアナ
ログ出力信号を入力して、入力端子３及びｌからの標本
化クロック信号の周波数の低い方の周波数の％以上の周
波数をしゃ断する低域ｒ波型のアナログフィルタ（以下
、ＬＰＦという）、そしてｇは、アナログフィルタ７に
より平滑されたアナログ信号を入力端子ｌからの受信側
ＰＣＭ装置の標本化りρツク信号の周波数で標本化して
、アナログ・ディジタル変換（以下。
Ａ ／ Ｄ変換という）して出力端子−にＰＣＭ信号信
号力出力Ａ ／ Ｄ変Ｊ≠４４、である。
号力出力Ａ ／ Ｄ変Ｊ≠４４、である。
第３図の従来例においては、高精度のＤ ／ Ａ変（１
７Ｉ５６及びＡ ／ ｎ変換器ざを用いないと信号の劣
化が著［〜くなる欠点があり、活Ｍ度な転送の実現には
、特に高価なＡ ／ ｎ変換器にが必要で漆、るという
欠点がある。
７Ｉ５６及びＡ ／ ｎ変換器ざを用いないと信号の劣
化が著［〜くなる欠点があり、活Ｍ度な転送の実現には
、特に高価なＡ ／ ｎ変換器にが必要で漆、るという
欠点がある。
本願発明は、上記の、「うな従来の標本化周波数変換装
置の欠点を除去するためになされたもので、アナログ信
号処理とディジタル信号処理とを混成させることにより
、従来装置に比べ、簡単な構成で安価に作ることのでと
る標本化周波数変換装置を提供することを目的としてい
る。
置の欠点を除去するためになされたもので、アナログ信
号処理とディジタル信号処理とを混成させることにより
、従来装置に比べ、簡単な構成で安価に作ることのでと
る標本化周波数変換装置を提供することを目的としてい
る。
以下、本願発明に係る標本化周波数変換装置の好ましい
実施例に渚って本願発明を説明する。
実施例に渚って本願発明を説明する。
第９図は上記目的を達成するための第１の発明に係る標
本化周波数変換装置の好ましい実施例を示すブロック回
路ＩＭＩで、第Ｖ図においては、第３図に加えて、Ｄ
／ ｐ、変換器６からの−ｒアナログ信号、ＬＰＦ ７
における遅延時間分だけ遅らせるための遅延線ｌ）、ｒ
７．と、Ｌｐｌｒ ７ ｈび遅延線Ｄ 、Ｌ 、の両方
の信刊の差をとってＡ ／ Ｄ変換器／θに送るための
差ｆ阿号演鏝回路デと、Ａ ／ Ｄ変換器１０のディジ
タル出力信号と人力ＰＣＭ信号を所定時間遅延させるた
めのディジタル遅延回路りを経た信号とを加初する加神
−器／／と、が設けられている点である。尚、ディジタ
ル遅延回路Ｅの所定遅延時間はｎ ／ Ａ変換器６から
Ａ ／ Ｄ変換器／θまでの経鍋時間に相当している。
本化周波数変換装置の好ましい実施例を示すブロック回
路ＩＭＩで、第Ｖ図においては、第３図に加えて、Ｄ
／ ｐ、変換器６からの−ｒアナログ信号、ＬＰＦ ７
における遅延時間分だけ遅らせるための遅延線ｌ）、ｒ
７．と、Ｌｐｌｒ ７ ｈび遅延線Ｄ 、Ｌ 、の両方
の信刊の差をとってＡ ／ Ｄ変換器／θに送るための
差ｆ阿号演鏝回路デと、Ａ ／ Ｄ変換器１０のディジ
タル出力信号と人力ＰＣＭ信号を所定時間遅延させるた
めのディジタル遅延回路りを経た信号とを加初する加神
−器／／と、が設けられている点である。尚、ディジタ
ル遅延回路Ｅの所定遅延時間はｎ ／ Ａ変換器６から
Ａ ／ Ｄ変換器／θまでの経鍋時間に相当している。
入力端子／からのＰＣＭ信号はＤ ／ Ａ変拗器６、及
びＬＰＦ ７を経由することにより、第５図（Ａ）に示
すアナログ波形ａ（破線）が召）られ、Ｄ ／ Ａ変換
ｚＨｔからのアナログ出力信号を遅延線Ｄ 、Ｌ 、で
遅延した後の信号波形ｂ（階段波形）が第５図（Ａｌに
示す如く得られる、従って、差信号演算回路デからは第
５図ＣＢ）に示される波形Ｃが出力されることとなる。
びＬＰＦ ７を経由することにより、第５図（Ａ）に示
すアナログ波形ａ（破線）が召）られ、Ｄ ／ Ａ変換
ｚＨｔからのアナログ出力信号を遅延線Ｄ 、Ｌ 、で
遅延した後の信号波形ｂ（階段波形）が第５図（Ａｌに
示す如く得られる、従って、差信号演算回路デからは第
５図ＣＢ）に示される波形Ｃが出力されることとなる。
尚、第Ｓ図（Ｂｌの矢印は、受信側ＰＣＭ装置（図示せ
ず）のクロック信号発生時を示している。
ず）のクロック信号発生時を示している。
波形ＣはＡ／Ｄ変換器１０により受信側ＰＣＭ装置の標
本化クロック信号で標本化されＡ／Ｄ変換される。この
Ａ ／ Ｄ変換器１０から出力されたＰＣＭ信号と、入
力端子／かｂの、ディジタル遅延回路りで遅延されたＰ
ｃｔ、＋ （ｇ号と、が加捜器／／でディジタル的に全
加算され、受信ＰＣＭ装置側への出力ＰＣＭ信号とｔ「
る。
本化クロック信号で標本化されＡ／Ｄ変換される。この
Ａ ／ Ｄ変換器１０から出力されたＰＣＭ信号と、入
力端子／かｂの、ディジタル遅延回路りで遅延されたＰ
ｃｔ、＋ （ｇ号と、が加捜器／／でディジタル的に全
加算され、受信ＰＣＭ装置側への出力ＰＣＭ信号とｔ「
る。
斯かる第Ｖ図の実施例シζおいては、隣接［また偉本レ
ベルの差信号をＡ ／ Ｄ変換する構成に７’ｊってい
るので、Ａ ／ Ｄ変換器／θの必要ビット数はＰＣＭ
信号のビット数よりも少ないものとなり、Ａ ／ Ｄ変
換器の積度に７・１する９求が緩和され、安価なＡ ／
Ｄ変換器を使用することができる。
ベルの差信号をＡ ／ Ｄ変換する構成に７’ｊってい
るので、Ａ ／ Ｄ変換器／θの必要ビット数はＰＣＭ
信号のビット数よりも少ないものとなり、Ａ ／ Ｄ変
換器の積度に７・１する９求が緩和され、安価なＡ ／
Ｄ変換器を使用することができる。
第６図は上記の目的を達成するための第２の発明に係る
標本化周波数変換装置の好ましい実廁例を示すブロック
回路図で、第Ｖ図との違いは、Ｄ ／ Ａ変換器６にＰ
ＣＭ信号が入力される前に遅延回路１．２を設け、この
遅延回路／λにはＴ＋ｊｌＪ御回路／３を接続して１！
！延回路／２によるＰＣ）Ａ信号のレベルを検出し、そ
のレベルに基づいて差信号演算回路りとＡ／Ｄ変換器１
６との間に接続されたアナログ増幅器／ｌの増幅度及び
、Ａ ／ Ｄ変換器／乙と加算器／／との間に接続され
たディジタル乗算回路／ｊの係数を調整するようにした
点である。
標本化周波数変換装置の好ましい実廁例を示すブロック
回路図で、第Ｖ図との違いは、Ｄ ／ Ａ変換器６にＰ
ＣＭ信号が入力される前に遅延回路１．２を設け、この
遅延回路／λにはＴ＋ｊｌＪ御回路／３を接続して１！
！延回路／２によるＰＣ）Ａ信号のレベルを検出し、そ
のレベルに基づいて差信号演算回路りとＡ／Ｄ変換器１
６との間に接続されたアナログ増幅器／ｌの増幅度及び
、Ａ ／ Ｄ変換器／乙と加算器／／との間に接続され
たディジタル乗算回路／ｊの係数を調整するようにした
点である。
尚、遅延回Ｍ／λの遅延時間はＰＣＭ （Ｓ号のレベル
検出に必要な所定パルス数分に相当している。
検出に必要な所定パルス数分に相当している。
このような第６図の構成により、差信号演算回路９の出
力レベルＣを手間１し、出力レベルＣの増幅度をアナロ
グ増幅器／Ｖにより適当に（例えば、２ｎ単位）設定し
、Ａ ／ Ｄ ｌｒ−換器／６の変換範囲を有〃ｌ利用
することができる。従ってＡ ／ Ｄ変換器／６の必要
ビット数はＰＣ）、！信号ピット数の半分程度（例えば
／乙ビットのＰＣＭ ＠号に対してｇビオする特徴を有
する５９例えば、オーディオ信号のスペクトルは、／
ＫＩＩＺ以下に集中しており、はとんどの確率でアナロ
グ増幅器／ｌの増幅度は、増幅度可変範囲の最大値を呵
択しているので、有効ビット数は低下しｆ「い。また、
ディジタル乗算回路／りの係数は、アナログ増幅器／ｌ
の増幅度に応じて変（Ｅするが、アナログ増幅器／グの
増幅１１力量上記例の２ｎのみに設定されているときは
、ディジタル乗算回路１５は簡単な／フト演算で構成で
きる。
力レベルＣを手間１し、出力レベルＣの増幅度をアナロ
グ増幅器／Ｖにより適当に（例えば、２ｎ単位）設定し
、Ａ ／ Ｄ ｌｒ−換器／６の変換範囲を有〃ｌ利用
することができる。従ってＡ ／ Ｄ変換器／６の必要
ビット数はＰＣ）、！信号ピット数の半分程度（例えば
／乙ビットのＰＣＭ ＠号に対してｇビオする特徴を有
する５９例えば、オーディオ信号のスペクトルは、／
ＫＩＩＺ以下に集中しており、はとんどの確率でアナロ
グ増幅器／ｌの増幅度は、増幅度可変範囲の最大値を呵
択しているので、有効ビット数は低下しｆ「い。また、
ディジタル乗算回路／りの係数は、アナログ増幅器／ｌ
の増幅度に応じて変（Ｅするが、アナログ増幅器／グの
増幅１１力量上記例の２ｎのみに設定されているときは
、ディジタル乗算回路１５は簡単な／フト演算で構成で
きる。
第７図は、上記の目的を達成するための第３の発明に係
る標本化周波数変換装置の好ましい実施例を示すブロッ
ク回路図である。第７図と第１図との違いは、第６図と
同様、遅延回路／２を設けるとともＫ、別のＤ ／ Ａ
変換器／にを設け、このＤ ／ Ａ変換５７ｇと遅延回
路／コとの間にディジタル演算回路／７を挿入し、Ｄ
／ Ａ変換器／ｌの出力（Ｉｊ号を遅延線り、Ｌ、に結
合させ、更にディジタル遅延回路りの入力端子をディジ
クル演η１可路／７に接続し、送信側ＰＣＭ装置の標本
化クロック信号入力端子３をテイジタル演算回路／７及
びＤ／、Ａ変換器１ｇに接続し、そしてディジタル演算
回路７７にはクロックイ８号入力端子ｌも接続されて℃
・る、点である。
る標本化周波数変換装置の好ましい実施例を示すブロッ
ク回路図である。第７図と第１図との違いは、第６図と
同様、遅延回路／２を設けるとともＫ、別のＤ ／ Ａ
変換器／にを設け、このＤ ／ Ａ変換５７ｇと遅延回
路／コとの間にディジタル演算回路／７を挿入し、Ｄ
／ Ａ変換器／ｌの出力（Ｉｊ号を遅延線り、Ｌ、に結
合させ、更にディジタル遅延回路りの入力端子をディジ
クル演η１可路／７に接続し、送信側ＰＣＭ装置の標本
化クロック信号入力端子３をテイジタル演算回路／７及
びＤ／、Ａ変換器１ｇに接続し、そしてディジタル演算
回路７７にはクロックイ８号入力端子ｌも接続されて℃
・る、点である。
第７図においては、ディジタル演算回路７７カ・ら近似
ＰＣＭ信号ｄが出力され、これをＤ／Ａ変換して差信号
演算回路デに信号ｅとして入力することにより、差（ｇ
号演算回路デの出力ｆの出現範囲を小さくしている。す
なわち、これを第Ｓ図（Ａ）及び（Ｂ）に示された波形
について考察すると、ディジタル演算回路／７で送受両
側の標本化信号を入力しており、第Ｓ図（旬の矢印の受
信側標本化クロック（＞−号が入力したとき、遅延回路
７．２における該受信側クロック信号に隣接した送信側
クロック信号に対応するＰＣＭ信号レベしＡ及びＢより
近似ｐｃ１．Ａ（Ｓ ｎ （レベル）ｄは次式より求ぬ
られるａ ＝ ｋ−、ｂ、＋（／−ｋ）Ｂ ここでｋは 第を図（Ｂ）に示す如く、送信側ＰＣＭ装
置の標本化クロック信号と、受信側ＰＣＭ装置の標本化
クロック信号との位相関係によって決まる、第Ｓ図ｉＢ
Ｉ において、Ｔは送信側ＰＣＭ装置の標本化周期を示
している 実際には、ｋは、離散的な数種類の値に近い
値にＩＨき換えて演算する（例えば、ｋは０ 、０．２
、θグ、θ６．θｔのｊ種類中、最も近い値とする）
。
ＰＣＭ信号ｄが出力され、これをＤ／Ａ変換して差信号
演算回路デに信号ｅとして入力することにより、差（ｇ
号演算回路デの出力ｆの出現範囲を小さくしている。す
なわち、これを第Ｓ図（Ａ）及び（Ｂ）に示された波形
について考察すると、ディジタル演算回路／７で送受両
側の標本化信号を入力しており、第Ｓ図（旬の矢印の受
信側標本化クロック（＞−号が入力したとき、遅延回路
７．２における該受信側クロック信号に隣接した送信側
クロック信号に対応するＰＣＭ信号レベしＡ及びＢより
近似ｐｃ１．Ａ（Ｓ ｎ （レベル）ｄは次式より求ぬ
られるａ ＝ ｋ−、ｂ、＋（／−ｋ）Ｂ ここでｋは 第を図（Ｂ）に示す如く、送信側ＰＣＭ装
置の標本化クロック信号と、受信側ＰＣＭ装置の標本化
クロック信号との位相関係によって決まる、第Ｓ図ｉＢ
Ｉ において、Ｔは送信側ＰＣＭ装置の標本化周期を示
している 実際には、ｋは、離散的な数種類の値に近い
値にＩＨき換えて演算する（例えば、ｋは０ 、０．２
、θグ、θ６．θｔのｊ種類中、最も近い値とする）
。
このようにして、出力でも出現範囲を小さくすることに
よりＡ、 ／ Ｄ変換器／りの必要な精度を下げろこと
が可能とｔ「る。
よりＡ、 ／ Ｄ変換器／りの必要な精度を下げろこと
が可能とｔ「る。
第９図は、上述した目的を達成するための第Ｖの発明に
係る標本化周波変換装置の好ましい実施例を示すブロッ
ク回路図である。第９図と第１図との違いは、入力Ｐ
Ｃ）Ｊ信号よりディジタルフィルタリング法を用い、標
本化）＋！＋ｊ ＱＪｉ−数の２に倍のＰＣｒＡイア＋
号を演算するディジタル・フィルタリング回路、２３を
遅延回路／−とＤ ／ Ａ交換器／ｇとの間に接続し、
演算結果中、受信側ＰＣＭ装置の標本化クロック信号の
発生位置に近いＰＣＭ信号を上記、２に倍の標本化４６
号によりＤ ／ Ａ変換器／ｌＹＪ：Ｄ／に変換を行な
い、差（１＝号演鐘回路デの一方の入力ｇとしている点
、である。
係る標本化周波変換装置の好ましい実施例を示すブロッ
ク回路図である。第９図と第１図との違いは、入力Ｐ
Ｃ）Ｊ信号よりディジタルフィルタリング法を用い、標
本化）＋！＋ｊ ＱＪｉ−数の２に倍のＰＣｒＡイア＋
号を演算するディジタル・フィルタリング回路、２３を
遅延回路／−とＤ ／ Ａ交換器／ｇとの間に接続し、
演算結果中、受信側ＰＣＭ装置の標本化クロック信号の
発生位置に近いＰＣＭ信号を上記、２に倍の標本化４６
号によりＤ ／ Ａ変換器／ｌＹＪ：Ｄ／に変換を行な
い、差（１＝号演鐘回路デの一方の入力ｇとしている点
、である。
お゛
ディジタルフィルタリング法は第２図にわいても用いら
れているものであり既知のものであるが、非巡回型フィ
ルタ（ＦＩＲフィルタ）で構成することにより標本化周
波数を逓倍したＰＣＭ信号が容易に演算できる。標本化
周波数を２倍にした場合の波形図が第１θ図に示されて
いる。図中、信号ａｇ、及びｈは第９図中の符号ａ ＋
ｇ ＋及びｈの信号に対応している。第Ｓ図と第１０
図とを比較すると、第５図（Ｂ）の波形Ｃよりも第１Ｏ
図（Ｂ）の波形りの方が全体にレベルが低くなっている
。これによりＡ ／ Ｄ ｆ換器、２＋１の所要ビート
数を更に少なくすることができろ。尚、第１Ｏ図中、黒
丸は入力ＰＣＭ信号対応レベル、ＸＰＰはディジタルフ
ィルタリング回路で演算したＰＣＭ信号対応レベルを示
している。
れているものであり既知のものであるが、非巡回型フィ
ルタ（ＦＩＲフィルタ）で構成することにより標本化周
波数を逓倍したＰＣＭ信号が容易に演算できる。標本化
周波数を２倍にした場合の波形図が第１θ図に示されて
いる。図中、信号ａｇ、及びｈは第９図中の符号ａ ＋
ｇ ＋及びｈの信号に対応している。第Ｓ図と第１０
図とを比較すると、第５図（Ｂ）の波形Ｃよりも第１Ｏ
図（Ｂ）の波形りの方が全体にレベルが低くなっている
。これによりＡ ／ Ｄ ｆ換器、２＋１の所要ビート
数を更に少なくすることができろ。尚、第１Ｏ図中、黒
丸は入力ＰＣＭ信号対応レベル、ＸＰＰはディジタルフ
ィルタリング回路で演算したＰＣＭ信号対応レベルを示
している。
第り図におけるディジタルフィルタリング回路２２は出
力ＰＣＭ信号の近似値（予測値）を求める構成であるの
で、第２図の従来例において示した全ディジタル式標本
化周波数変換装置中に用いられるディジタルフィルタ（
図示せず）程の演算精度が要求されず低価格に抑えるこ
とができる。
力ＰＣＭ信号の近似値（予測値）を求める構成であるの
で、第２図の従来例において示した全ディジタル式標本
化周波数変換装置中に用いられるディジタルフィルタ（
図示せず）程の演算精度が要求されず低価格に抑えるこ
とができる。
嬉９図の別の構成例として、ディジタル・フィルタリン
グ回路２Ｊで精度良く、２ｎ倍の標本化１Ｍ波数のＰＣ
Ｍ信号を求め、Ｄ ／ Ａ変換器６の入力とするＤ ／
Ａ変換器乙の出力と、ＬＰＦ ７の出力との差を演譜
する構成でも同様の効果を奏する。この場合、ディジタ
ル・フィルタリング回路の演算精度は第２１％に示した
全ディジタル式標本化＋、’、Ｉ波数変換器と同等であ
るが、２１倍の周波数変換を行なうので容易に実現でと
る。また、ＬＰＦ ７のしゃ断時性が廃酸である必要が
なくなる利点もある。
グ回路２Ｊで精度良く、２ｎ倍の標本化１Ｍ波数のＰＣ
Ｍ信号を求め、Ｄ ／ Ａ変換器６の入力とするＤ ／
Ａ変換器乙の出力と、ＬＰＦ ７の出力との差を演譜
する構成でも同様の効果を奏する。この場合、ディジタ
ル・フィルタリング回路の演算精度は第２１％に示した
全ディジタル式標本化＋、’、Ｉ波数変換器と同等であ
るが、２１倍の周波数変換を行なうので容易に実現でと
る。また、ＬＰＦ ７のしゃ断時性が廃酸である必要が
なくなる利点もある。
以上の如く、本願発明によれば 標本化周波数の変換を
ディジタル同格とアナログ回路とを適宜組み合わせてい
るので簡素で安価な椅本化ＩＡ−ｊ波藪変換装置が実現
される。
ディジタル同格とアナログ回路とを適宜組み合わせてい
るので簡素で安価な椅本化ＩＡ−ｊ波藪変換装置が実現
される。
り】、７１Δは標本化周波数変換装置の一般的な原理を
バ；１明するための図、第−図及び第３図は従来の標本
化周波変換装置斤を示すブロック回路図、第１図は本願
における第１の発明に係る標本化周波数変換装置の一方
ｈｉＬＩ例を示すブロック回路図、第Ｓ図（Ａｌ及び（
Ｂ）は第７図の装置に対応する出力波形図、第６図は第
２の発明に係る標本化周波数変換装置の一実施例を示す
ブロック回路図、第７図は紀３の発明に係る標本化周波
数変換装置の一実施例を示すブロック回路図、第に図詞
雲笹何は第７図の装置に対応する出力波形図、第２図は
第グ図の発明に係る標本化周波数変換装置の一実施例を
示すブロック回路図、及び第１θ図ＦＡ）及び（Ｂｌは
第９［′利の装置に、対応する出力波形図、である。 ｌ・・入力端子、コ・・出力端子、３・・送信側の標本
化クロック信号入力端子、ダ・・受信側の（瑣本化りロ
ック龍号入力端子、Ａ 、／ｌ・・Ｄ ／ Ａ変換器、
７・・ＬＰＦ、？・・差信号演算回路、／θ、／Ａ 、
／９．２グ・・Ａ ／ Ｄ変換器、／／・・加ＭＩ″Ｊ
５、／２・・遅延回路、１３・・制御回路、／す・・ア
ナログ増幅器、１５・・ディジタル乗算回路、／クー・
ディジタル演算回路１．２．２・・ディジタルフィルタ
リング回路、Ｄ 、Ｌ。 ・・遅延線、Ｄ・・デイルメル遅延回路尚、図中、同一
符号は同−又は相当部分を示す。 代理人 葛 野 信 −
バ；１明するための図、第−図及び第３図は従来の標本
化周波変換装置斤を示すブロック回路図、第１図は本願
における第１の発明に係る標本化周波数変換装置の一方
ｈｉＬＩ例を示すブロック回路図、第Ｓ図（Ａｌ及び（
Ｂ）は第７図の装置に対応する出力波形図、第６図は第
２の発明に係る標本化周波数変換装置の一実施例を示す
ブロック回路図、第７図は紀３の発明に係る標本化周波
数変換装置の一実施例を示すブロック回路図、第に図詞
雲笹何は第７図の装置に対応する出力波形図、第２図は
第グ図の発明に係る標本化周波数変換装置の一実施例を
示すブロック回路図、及び第１θ図ＦＡ）及び（Ｂｌは
第９［′利の装置に、対応する出力波形図、である。 ｌ・・入力端子、コ・・出力端子、３・・送信側の標本
化クロック信号入力端子、ダ・・受信側の（瑣本化りロ
ック龍号入力端子、Ａ 、／ｌ・・Ｄ ／ Ａ変換器、
７・・ＬＰＦ、？・・差信号演算回路、／θ、／Ａ 、
／９．２グ・・Ａ ／ Ｄ変換器、／／・・加ＭＩ″Ｊ
５、／２・・遅延回路、１３・・制御回路、／す・・ア
ナログ増幅器、１５・・ディジタル乗算回路、／クー・
ディジタル演算回路１．２．２・・ディジタルフィルタ
リング回路、Ｄ 、Ｌ。 ・・遅延線、Ｄ・・デイルメル遅延回路尚、図中、同一
符号は同−又は相当部分を示す。 代理人 葛 野 信 −
Claims (2)
- （１）標本化周波数が異なるＰＣＭ装置間でディジタル
的にデータ転送する標本化周波数変換装置において； 送信側の前記ＰＣＭ装置から出力されたＰＣＭ信号を送
信側の標本化周波数でディジタル・アナログ変換する手
段；該ディジタル・アナログ変換手段のアナログ出力信
号における送信側又は受信側の低い方の標本化周波数の
イ以上の周波数をしゃ断するアナログフィルタ；該アナ
ログフィルタの出力信号と、該出力信号に時間一致させ
るため該差信号演算回路の出力信号を受信側の標本化周
波数で標本化してアナログ・ディジタル変換する手段：
及び、該アナログ・ディジタル変換手段からのディジタ
ル出力信号と、前記ディジタル・アナログ変換手段から
前記アナログ・ディジタル変換手段に至るまでの所定時
間だけ遅延された〆前記送信側からのＰＣＭ信号と、を
加算する手段；を備え、前記加算手段の出力信号をＰＣ
Ｍ信号として受信側の前記ＰＣＭ装置へ転送することを
特徴とした標本化周波数変換装置。 - （２）標本化周波数が異なるＰＣＭ装置間でディジタル
的にデータ転送する標本化周波数変換装置であって；送
信側の前Ｂｅ ＰＣＭ装置から出力されたＰＣＭ信号を
送信側の標本化周波数でディジタル・アナログ変換する
手段；該ディジタル・アナログ変換手段のアナログ出力
信号における送信側又は受信側の低い方の標本化周波数
のイ以上の周波数をしゃ断するアナログフィルタ；該ア
ナログフィルタの出力信号と、該出力信号に時間一致さ
せるため遅延線を紅だ前記ディジタル・アナログ変換（
ζ 手段のアナログ出力信号と、差信号を演算する回路；該
差信号演算回路の出力信号を受信側の標本化周波数で標
本化してアナログ・ディジタル変換する手段；及び、該
アナログ・ディジタル変換手段からのディジタル出力信
号と、前記ディジタル・アナログ変換手段から前記アナ
ログ・ディジタル変換手段に至るまでの所定時間だけ遅
延された前記送信側からのＰＣＭ信号と、を加算する手
段：を備え、前記加算手段の出力信号をＰＣＩ・ｌ信号
として受信側の前記ＰＣＭ装置へ転送する標本化周波数
変換装置において： 前記送信側のＰＣＩＪ装置と前記ディジタル・アナログ
変換手段との間に接続されて前記送信側のｐｃ＋、（信
号を、そのＬ／ベル検出に必要な所定パルス数分だけ遅
延するディジタル遅延回路；該ディジタル遅延回路に接
続された制御回路；該６１制御回路に接続され且つ前記
差信号演算回路と前記−アナログ・ディジタル変換手段
との間に接続されたアナログ増幅器；及び、前記制御回
路に接続され且つ前記アナログ・ディジタル変換手段と
前記加算手段との間に接続されたディジタル乗算回路；
を備え、前記制御回路は前記ディジタル遅延回路からの
ＰＣ）、４信号のレベルに屋−づき前記アナログ増幅器
の増幅度及び前記ディジタル乗算回路の係数を調整する
ものでｔ〕ることを特徴とした８ｉｉ！本化周波数変換
装置。 （Ｊ） 標本化ｆ・慣波数がν″４なろＰＣ’ｌＪ装
置間でディジタル的にデータ転送する標本化周波数変換
装置において； 送信側１の前記Ｐｃｔ、（装置がら出力されたＰＣｌ、
４化号を そのレベル検出に必要な所定パルス数分だけ
遅延するディジタル！戻延回路；該ディジタル遅延回路
に接続され前記ＰＣ’ｌ、ｌ信号を送信側の標本化周波
数でディジタル・アナログ変換する手段；該ディジタル
・アナログ変換手段のアナログ出力信号にす６ける送信
側又は受信側の低い方の襟本化間波数のり以上の周波数
をしゃ断するアナログフ・イルタ；前記ディジタル遅延
回路に接続され、受信側ＰＣＭ装置の標本化クロック１
３号に隣接した送信側ＰＣＭ装置の標本化クロック信号
発生時の前記ＰＣ）、（イハ号レベルにより所定式から
ホまる近似ＰＣ７，Ａ信号レベルを演算するディジタル
演算回路；該ディジタル演算回路に接続され前記近１以
ＰＣＭ信号な前記送信側の標本化周波数でディジタル・
アナログ変換する別の手段；前記アナログフィルタの出
力信号と、該出力信号に時間一致させるため遅延線を経
た前記側のディジタル・アナログ変換手段のアナログ出
力信号と、の差信号を演算する回路；該差信号演算回路
の出力信号を受信側の標本化周波数で標本化してアナロ
グ・ディジタル変換する手段；及び、該アナログ・ディ
ジタル変換手段からのディジタル出力信号と、前記ディ
ジタル・アナログ変換手段から前記アナログ・ディジタ
ル変換手段に至るまでの所定時間だけ遅延された前記近
１以ＰＣＭ信号と、を加算する手段；を備え、前記加算
手段の出力信号をＰＣＭ信号として受信側の前記ＰＣＭ
装置へ転送することを特徴とした標本化周波数変換装置
。 （グ） 前記所定式はＣ＝に−Ａ＋（／−ｋ）Ｂであり
、Ｃは前記近似ＰＣＭ信号レベル、には送信側の標本化
クロック信号と受信側の標本化クロック信号との位相関
係により決まる定数、Ａ及びＢはそれぞれ前記受信側の
標本化クロック信号に隣接した前記送信側の標本化クロ
ック信号発生時の前記ＰＣＭ（ｉ号しベルを示している
特許請求の範囲第３項記載の標本化周波数変換装置。 （り）標本化１６１波数が蹟なるＰＣＩＪ装置間でディ
ジタル的にデータ転送する標本化１Ｍ波数変換装置にお
いて； 送信側の前記ＰＣＭ装置から出力されたＰＣＭ信号を、
そのレベル検出に必要な所定パルス数分だけ遅延するデ
ィジタル遅延回路；該ディジタル遅延回路に接続され前
記ｐｃ＋ｔ （ｇ号を送信側の（瑣本化関波数でディジ
タル・アナログ変換する手段；該ディジタル−アナログ
変換手段のアナログ出力信号における送信側又は受信側
の低い方の標本化周波数のイ以上の周波数をしゃ断する
アナログフィルタ；前記ディジタル遅延回路に接続され
、送信側の標本化周波数の２に倍のＰＣＭを出力するデ
ィジタルフィルタリング回路；該ディジタルフィルタリ
ング回路に接続され前記２に倍のＰＣＭ信号を前記送信
側の標本化周波数でディジタル・アナログ変換する別の
手段；前記アナログフィルタの出力信号と、該出力信号
に時間一致させるため遅延線を経た前記別のディジタル
・アナログ変換手段の波数で標本化してアナログ・ディ
ジタル変換する手段；乃び、該アナログ・ディジタル変
換手段からのディジメル出カ信号と、前記ディジタル・
アナログ変換手段から前記アナ１コグ・ディジタル）Ａ
ゞ喚手段に至る土での所定時間だけ遅延された前記、２
１（倍ＰＣ１，４信号と、を加算する手段；を１勇え、
前記１１［１算手段の出力信号をＰＣＭイパ号として受
信１０１１の前ｎ（： ＰＣ）イ装置へ転送することを
特徴と［７た標本化ＩＭ波数変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14040582A JPS5928737A (ja) | 1982-08-09 | 1982-08-09 | 標本化周波数変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14040582A JPS5928737A (ja) | 1982-08-09 | 1982-08-09 | 標本化周波数変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5928737A true JPS5928737A (ja) | 1984-02-15 |
Family
ID=15267993
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14040582A Pending JPS5928737A (ja) | 1982-08-09 | 1982-08-09 | 標本化周波数変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5928737A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5127414A (ja) * | 1974-08-30 | 1976-03-08 | Toyo Electric Mfg Co Ltd |
-
1982
- 1982-08-09 JP JP14040582A patent/JPS5928737A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5127414A (ja) * | 1974-08-30 | 1976-03-08 | Toyo Electric Mfg Co Ltd |
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