JPS5926068B2 - アナログルイザンキオクソウチ - Google Patents
アナログルイザンキオクソウチInfo
- Publication number
- JPS5926068B2 JPS5926068B2 JP50159390A JP15939075A JPS5926068B2 JP S5926068 B2 JPS5926068 B2 JP S5926068B2 JP 50159390 A JP50159390 A JP 50159390A JP 15939075 A JP15939075 A JP 15939075A JP S5926068 B2 JPS5926068 B2 JP S5926068B2
- Authority
- JP
- Japan
- Prior art keywords
- analog
- storage element
- voltage storage
- output
- analog voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
- G11C27/02—Sample-and-hold arrangements
- G11C27/024—Sample-and-hold arrangements using a capacitive memory element
- G11C27/026—Sample-and-hold arrangements using a capacitive memory element associated with an amplifier
Landscapes
- Amplifiers (AREA)
- Measurement Of Current Or Voltage (AREA)
- Analogue/Digital Conversion (AREA)
- Complex Calculations (AREA)
Description
【発明の詳細な説明】
本発明はアナログ信号を累算、記憶する非破壊のアナロ
グ累算記憶装置を提供せんとするものである。
グ累算記憶装置を提供せんとするものである。
以下、本発明の一実施例について図面とともに説明する
。
。
第１図において、抵抗Ｒ１〜Ｒ３、演算増幅器（以下単
にオペアンプという）Ａ１で構成される反転回路Ｘの出
力側は抵抗Ｒ４−埒とオペアンプへで構成される差動増
幅器Ｙの反転入力側に接続さねており、外部人力ｅ２は
上記差動増幅器Ｙの非反転入力側に接続されている。
にオペアンプという）Ａ１で構成される反転回路Ｘの出
力側は抵抗Ｒ４−埒とオペアンプへで構成される差動増
幅器Ｙの反転入力側に接続さねており、外部人力ｅ２は
上記差動増幅器Ｙの非反転入力側に接続されている。
上記差動増幅器Ｙの出力側は第１のアナログ電圧記憶素
子（以下単にアナログメモリという） ＡＭｌの入力端
に接続さね、このアナログメモＩＪＡＭ１の出力側は第
２のアナログメモＩＪ ＡＭ２の入力側に接続されてお
り、さらにこの第２のアナログメモリＡＭ２の出力側は
上記反転回路Ｘの入力側に接続されている。
子（以下単にアナログメモリという） ＡＭｌの入力端
に接続さね、このアナログメモＩＪＡＭ１の出力側は第
２のアナログメモＩＪ ＡＭ２の入力側に接続されてお
り、さらにこの第２のアナログメモリＡＭ２の出力側は
上記反転回路Ｘの入力側に接続されている。
また、上記第１、第２のアナログメモリＡＭＩ 、ＡＭ
２のゲートＧ１．Ｇ２は単極双投スイッチなどのスイッ
チＳＷにより、どちらか一方が正電源に接続されている
。
２のゲートＧ１．Ｇ２は単極双投スイッチなどのスイッ
チＳＷにより、どちらか一方が正電源に接続されている
。
さらに、上記オペアンプＡ１． ｌ’ｆ）正電源端子お
よび負電源端子にはそれぞれ正電源、負電源が接続され
ている。
よび負電源端子にはそれぞれ正電源、負電源が接続され
ている。
ここで、上記第１、第２のアナログメモＩＪ ＡＭｌ。
異の構成について第２図とともに説明する。
図において、オペアンプ人の出力側とＭＯ瀬電界効果ト
ランジスタ（以下単にＦＥＴという）０２のゲートとの
間に入力抵抗Ｒ８を介してリードリレーＲ，Ｌの接点部
が挿入接続されてとり、上記ＦＥＴｑの上記ゲートとア
ース間に無極性コンデンサＣが接続さね、かつ上記ＦＥ
ＴＱ２のソースと負電源間に出力抵抗Ｒ１□が接続さね
、さらに上記ＦＥＴＱ２のソースは上記オペアンプＡ３
の反転入力側に接続されている。
ランジスタ（以下単にＦＥＴという）０２のゲートとの
間に入力抵抗Ｒ８を介してリードリレーＲ，Ｌの接点部
が挿入接続されてとり、上記ＦＥＴｑの上記ゲートとア
ース間に無極性コンデンサＣが接続さね、かつ上記ＦＥ
ＴＱ２のソースと負電源間に出力抵抗Ｒ１□が接続さね
、さらに上記ＦＥＴＱ２のソースは上記オペアンプＡ３
の反転入力側に接続されている。
また、上記リードリレーＲＬのコイル部の一方はオペア
ンプＡ３の正電源端子、ＦＥＴＧ２のドレインとともに
正電源に接続さねており、上記コイル部の他方はスイッ
チングトランジスタＱ１のコレクタに接続されている。
ンプＡ３の正電源端子、ＦＥＴＧ２のドレインとともに
正電源に接続さねており、上記コイル部の他方はスイッ
チングトランジスタＱ１のコレクタに接続されている。
上記トランジスタＱ１のエミッタはアースさね、そのベ
ースには抵抗Ｒ０の一方が接続さねており、この抵抗Ｒ
９の他方とアース間に抵抗ＲＩＯが接続されて構成さね
ている。
ースには抵抗Ｒ０の一方が接続さねており、この抵抗Ｒ
９の他方とアース間に抵抗ＲＩＯが接続されて構成さね
ている。
そして、上記オペアンプへの非反転入力側には前段の出
力が印加され、上記Ｆ Ｅ Ｔ Ｑｌのソースホロア出
力が次段への入力となり、また抵抗もの他方が上記ゲー
） Ｇ１゜ｑに接続されている。
力が印加され、上記Ｆ Ｅ Ｔ Ｑｌのソースホロア出
力が次段への入力となり、また抵抗もの他方が上記ゲー
） Ｇ１゜ｑに接続されている。
つぎに、その動作について詳述する。
まず、抵抗Ｒ１〜Ｒ３とオペアンプＡ１で構成される反
転回路Ｘの出力ｅ１は入力（上記第２のアナログメモリ
ＡＭ２の出力） Ｖｏ’により、 ２ ｅ、＝＝−＝Ｖｏ’ となり、Ｒ１＝Ｒ２とすると増幅率１となり、ｅに−Ｖ
ｏ′・・・・・・・・・・・・・・・・・・・・・・・
・・・・・・・・・・・・・（１）となる。
転回路Ｘの出力ｅ１は入力（上記第２のアナログメモリ
ＡＭ２の出力） Ｖｏ’により、 ２ ｅ、＝＝−＝Ｖｏ’ となり、Ｒ１＝Ｒ２とすると増幅率１となり、ｅに−Ｖ
ｏ′・・・・・・・・・・・・・・・・・・・・・・・
・・・・・・・・・・・・・（１）となる。
つぎに、抵抗Ｒ２〜Ｒ７とオペアンプへでなる差動増幅
器Ｙの出力ｅ。
器Ｙの出力ｅ。
は外部入力をＧ２とすると、
Ｒ７Ｒ，＋Ｒ６Ｒ。
ｅｏ＝ ” Ｇ２ ｅｌＲ６
＋Ｒ７Ｒ，Ｒ。
＋Ｒ７Ｒ，Ｒ。
となり、Ｒ５二Ｒ６二Ｒ７＝ Ｒ８とすると増幅率１と
なり、 ｅ□二ｅ２−ｅｌ・・・・・・・・・・・・・・・・・
・・・・・・・・・・・・・・・・（２）となる。
なり、 ｅ□二ｅ２−ｅｌ・・・・・・・・・・・・・・・・・
・・・・・・・・・・・・・・・・（２）となる。
今、スイッチＳＷが第２のアナログメモリＡＭ２のケー
トＧ２側にＯＮの時、第１のアナログメモＩＪＡＭ、の
出力Ｖ。
トＧ２側にＯＮの時、第１のアナログメモＩＪＡＭ、の
出力Ｖ。
−Ｅｌは保持され一定となっている。
つぎに、スイッチＳＷが第１のアナログメモリＡＭ１の
ゲートＧ１側にＯＮすると、ゲートＧ２側はＯＦＦとな
り、第２のアナログメモリＡＭ２の出力ｖｏ′は上記第
１のアナログメモＩＪ ＡＭ、の出力Ｖ。
ゲートＧ１側にＯＮすると、ゲートＧ２側はＯＦＦとな
り、第２のアナログメモリＡＭ２の出力ｖｏ′は上記第
１のアナログメモＩＪ ＡＭ、の出力Ｖ。
に等しぐ保持されるから、上記（１） 、 （２）式に
より差動増幅器Ｙの出力ｅ。
より差動増幅器Ｙの出力ｅ。
はｅＯ””Ｇ２ （Ｅｔ）
＝ｅ２＋Ｅ１
となる。
そして、第２図で示すアナログメモリにおいてトランジ
スタＱ１がＯＮし、リードリレーＲＬの接合部が閉じて
ＦＥＴＧ２とオペアンプＡ３で構成されるボルテージホ
ロアとなり、第１のアナログメモリＡＭ１の出力■。
スタＱ１がＯＮし、リードリレーＲＬの接合部が閉じて
ＦＥＴＧ２とオペアンプＡ３で構成されるボルテージホ
ロアとなり、第１のアナログメモリＡＭ１の出力■。
は、Ｖ□ ＝ ６２ ＋Ｅｌ
となる。
ついで、スイッチＳＷを第２のアナログメモリ異のゲー
トＧ２側にＯＮすると、第１のアナログメモＩＪ ＡＭ
ｌのゲートＧ１側はＯＦＦとなり、出力ｖｏ＝ｅ２＋Ｅ
１を保つ。
トＧ２側にＯＮすると、第１のアナログメモＩＪ ＡＭ
ｌのゲートＧ１側はＯＦＦとなり、出力ｖｏ＝ｅ２＋Ｅ
１を保つ。
また、ゲートＧ２側ＯＮにより第２のアナログメモリＡ
Ｍ２の出力ＶｏｌもＶｏ’二ｅ２＋Ｅ１となる。
Ｍ２の出力ＶｏｌもＶｏ’二ｅ２＋Ｅ１となる。
したがって、上記操作を繰返すとつぎの外部人力ｅ２′
が加算され、 ｖｏ＝Ｅ１＋ｅ２＋ｅ２′ となり、スイッチＳＷをゲートＧ１側にＯＮする毎に外
部入力は累算されていく。
が加算され、 ｖｏ＝Ｅ１＋ｅ２＋ｅ２′ となり、スイッチＳＷをゲートＧ１側にＯＮする毎に外
部入力は累算されていく。
また、外部入力が負となると当然減算されることになる
。
。
すなわち、以上のことは第３図ａが外部人力ｅ２とする
と、スイッチＳＷのゲートＧ１側へのＯＮ状態は同図ｂ
、その時の第１のアナログメモＩＪ ＡＭｌの出力Ｖ。
と、スイッチＳＷのゲートＧ１側へのＯＮ状態は同図ｂ
、その時の第１のアナログメモＩＪ ＡＭｌの出力Ｖ。
は同図Ｃとなっている。
以上のように本発明は構成されているものであり、スイ
ッチング操作の回数により純粋なアナログ量を累算、記
憶する装置を可能にしたもので、アナログコンピュータ
、アナログ演算として有用な役割を果すものである。
ッチング操作の回数により純粋なアナログ量を累算、記
憶する装置を可能にしたもので、アナログコンピュータ
、アナログ演算として有用な役割を果すものである。
第１図は本発明に係るアナログ累算記憶装置の一実施例
を示す電気的回路図、第２図は同装置を構成するアナロ
グ電圧記憶素子の電気的回路図、第３図ａ、ｂ、ｃは第
１図の装置における各部の電圧波形図である。 Ｘ・・・・・・反転回路、Ｙ・・・・・・差動増幅器、
Ｇ２・・・・・・外部入力、ＡＭｌ・・・・・・第１の
アナログ電圧記憶素子、異００．・・・第２のアナログ
電圧記憶素子、Ａ３・曲・演算増幅器、ＲＬ・・・・・
・リードリレー、Ｇ２・・・・・・ＭＯ８型電界効果ト
ランジスタ、Ｃ・・・・・・無極性コンデンサ、Ｒ１□
・・・・・・出力抵抗、Ｇ１．Ｇ２・・・・・・ゲート
。
を示す電気的回路図、第２図は同装置を構成するアナロ
グ電圧記憶素子の電気的回路図、第３図ａ、ｂ、ｃは第
１図の装置における各部の電圧波形図である。 Ｘ・・・・・・反転回路、Ｙ・・・・・・差動増幅器、
Ｇ２・・・・・・外部入力、ＡＭｌ・・・・・・第１の
アナログ電圧記憶素子、異００．・・・第２のアナログ
電圧記憶素子、Ａ３・曲・演算増幅器、ＲＬ・・・・・
・リードリレー、Ｇ２・・・・・・ＭＯ８型電界効果ト
ランジスタ、Ｃ・・・・・・無極性コンデンサ、Ｒ１□
・・・・・・出力抵抗、Ｇ１．Ｇ２・・・・・・ゲート
。
Claims (1)
- １ 増幅率１の反転回路の出力と外部入力の２信号を増
幅率１の差動増幅器の反転入力、非反転入力にそれぞれ
印加し、この差動増幅器の出力側を第１のアナログ電圧
記憶素子の入力側に接続し、上記第１のアナログ電圧記
憶素子の出力側を該第１のアナログ電圧記憶素子と同じ
構成でなる第２のアナログ電圧記憶素子の入力側に接続
し、この第２のアナログ電圧記憶素子の出力側を上記反
転回路の入力側に接続し、かつ上記第１、第２のアナロ
グ電圧記憶素子のゲートの一方に必ず駆動信号が加わる
ように構成し、上記第１のアナログ電圧記憶素子の出力
を取出すアナログ累算記憶装置であって、上記第１のア
ナログ電圧記憶素子が、演算増幅器の出力側とＭＯ８型
電界効果トランジスタのゲートとの間にリードリレーの
接点部が挿入接続されており、上記ＭＯ８型電界効果ト
ランジスタの上記ゲートとアース間に無極性コンデンサ
が接続さね、上記ＭＯ８型電界効果トランジスタのソー
スと負電源間に出力抵抗が接続され、上記ＭＯ８型電界
効果トランジスタのソースは上記演算増幅器の反転入力
側に接続されていることを特徴とするアナログ累算記憶
装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50159390A JPS5926068B2 (ja) | 1975-12-26 | 1975-12-26 | アナログルイザンキオクソウチ |
| DE19762658650 DE2658650A1 (de) | 1975-12-26 | 1976-12-23 | Analoge aufsummierende speichereinrichtung |
| CA268,643A CA1066420A (en) | 1975-12-26 | 1976-12-23 | Analog accumulator memory device |
| US05/754,005 US4099251A (en) | 1975-12-26 | 1976-12-27 | Analog accumulator memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50159390A JPS5926068B2 (ja) | 1975-12-26 | 1975-12-26 | アナログルイザンキオクソウチ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5280761A JPS5280761A (en) | 1977-07-06 |
| JPS5926068B2 true JPS5926068B2 (ja) | 1984-06-23 |
Family
ID=15692728
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50159390A Expired JPS5926068B2 (ja) | 1975-12-26 | 1975-12-26 | アナログルイザンキオクソウチ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4099251A (ja) |
| JP (1) | JPS5926068B2 (ja) |
| CA (1) | CA1066420A (ja) |
| DE (1) | DE2658650A1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5504699A (en) * | 1994-04-08 | 1996-04-02 | Goller; Stuart E. | Nonvolatile magnetic analog memory |
| EP3218705B1 (en) | 2014-11-14 | 2024-05-01 | URSUS Medical Designs LLC | Ultrasound beamforming system and method based on aram array |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3171986A (en) * | 1959-12-31 | 1965-03-02 | Ibm | Passive analog holding circuit |
| US3074642A (en) * | 1960-08-26 | 1963-01-22 | Electronic Associates | Analog accumulator |
| US3617725A (en) * | 1968-10-24 | 1971-11-02 | Westinghouse Electric Corp | Control channel for an optimizing control system |
| US3667055A (en) * | 1969-06-03 | 1972-05-30 | Iwatsu Electric Co Ltd | Integrating network using at least one d-c amplifier |
-
1975
- 1975-12-26 JP JP50159390A patent/JPS5926068B2/ja not_active Expired
-
1976
- 1976-12-23 CA CA268,643A patent/CA1066420A/en not_active Expired
- 1976-12-23 DE DE19762658650 patent/DE2658650A1/de active Pending
- 1976-12-27 US US05/754,005 patent/US4099251A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4099251A (en) | 1978-07-04 |
| CA1066420A (en) | 1979-11-13 |
| DE2658650A1 (de) | 1977-07-07 |
| JPS5280761A (en) | 1977-07-06 |
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