JPS633222Y2 - - Google Patents
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- JPS633222Y2 JPS633222Y2 JP10394182U JP10394182U JPS633222Y2 JP S633222 Y2 JPS633222 Y2 JP S633222Y2 JP 10394182 U JP10394182 U JP 10394182U JP 10394182 U JP10394182 U JP 10394182U JP S633222 Y2 JPS633222 Y2 JP S633222Y2
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- Japan
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- switch circuit
- output
- circuit
- voltage
- bridge
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- Expired
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- 239000003990 capacitor Substances 0.000 claims description 11
- 230000003321 amplification Effects 0.000 claims description 5
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 5
- 230000005611 electricity Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 4
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000004020 conductor Substances 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
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- Amplifiers (AREA)
- Measurement Of Length, Angles, Or The Like Using Electric Or Magnetic Means (AREA)
Description
【考案の詳細な説明】
本考案はひずみゲージでブリツジを構成したロ
ードセルの偏差出力の増幅装置に関する。
ードセルの偏差出力の増幅装置に関する。
従来のロードセルの増幅装置は、第１図に示す
ようにひずみゲージのブリツジに基準電圧Vsを
印加し、その偏差出力を差動増幅器Ａで増幅して
いた。第１図でブリツジの出力Vi1はブリツジ各
辺の抵抗値をＲとし、その一辺がＲ（１＋δ）に
変化すると、 Vi1≒δ／４Vs (1) 但し１＞＞δ (2) よつて増幅器Ａの電圧増幅度をＡとすると、その
出力電圧V01は V01＝δ／４Ａ Vs (3) となるはずである。
ようにひずみゲージのブリツジに基準電圧Vsを
印加し、その偏差出力を差動増幅器Ａで増幅して
いた。第１図でブリツジの出力Vi1はブリツジ各
辺の抵抗値をＲとし、その一辺がＲ（１＋δ）に
変化すると、 Vi1≒δ／４Vs (1) 但し１＞＞δ (2) よつて増幅器Ａの電圧増幅度をＡとすると、その
出力電圧V01は V01＝δ／４Ａ Vs (3) となるはずである。
ところが実際には第２図のように増幅器Ａの入
力には、ひずみゲージと増幅器Ａを接続するリー
ド線、リード線と増幅器Ａの入力端子との間に生
ずる熱起電力のためと考えられるe1，e2なる微小
電圧が現われ、増幅器Ａの出力V02は V02＝（δ／４Vs−e1＋e2）Ａ (4) となる。(4)式においてe1＝e2の条件が実際に成立
するようにするにはむつかしい。従つて周囲温度
などの影響を受けて、増幅器Ａの出力V02は刻々
変化し、安定しないとともに、ブリツジの抵抗ひ
ずみδと増幅器Ａの出力V02が比例しない。
力には、ひずみゲージと増幅器Ａを接続するリー
ド線、リード線と増幅器Ａの入力端子との間に生
ずる熱起電力のためと考えられるe1，e2なる微小
電圧が現われ、増幅器Ａの出力V02は V02＝（δ／４Vs−e1＋e2）Ａ (4) となる。(4)式においてe1＝e2の条件が実際に成立
するようにするにはむつかしい。従つて周囲温度
などの影響を受けて、増幅器Ａの出力V02は刻々
変化し、安定しないとともに、ブリツジの抵抗ひ
ずみδと増幅器Ａの出力V02が比例しない。
本考案はこのような欠点を改良し、周囲温度な
どの影響を受けずに、増幅器の出力とひずみδが
常に(3)式のように比例するようにしたロードセル
の増幅装置を提供することを目的とするものであ
る。
どの影響を受けずに、増幅器の出力とひずみδが
常に(3)式のように比例するようにしたロードセル
の増幅装置を提供することを目的とするものであ
る。
本考案は、上記目的を達成するために、ひずみ
ゲージでブリツジ回路を構成し、繰返しオン・オ
フする第１のスイツチ回路を介して基準電圧の極
性を繰返し反転して前記ブリツジ回路へ印加し、
該ブリツジ回路の出力を差動増幅器に入力し、該
差動増幅器の出力端に、前記第１のスイツチ回路
がオンの期間中で第１のスイツチ回路のオン−オ
フの直前直後を除く一定時間オンする第２のスイ
ツチ回路と、前記第１のスイツチ回路がオフの期
間中で第１のスイツチ回路のオン−オフの直前直
後を除く一定時間オンする第３のスイツチ回路と
を接続し、これら第２のスイツチ回路と第３のス
イツチ回路のそれぞれの出力側に蓄電のための第
１、第２のコンデンサを結合し、第１、第２のコ
ンデンサ相互間の差電圧を出力電圧としたもので
ある。
ゲージでブリツジ回路を構成し、繰返しオン・オ
フする第１のスイツチ回路を介して基準電圧の極
性を繰返し反転して前記ブリツジ回路へ印加し、
該ブリツジ回路の出力を差動増幅器に入力し、該
差動増幅器の出力端に、前記第１のスイツチ回路
がオンの期間中で第１のスイツチ回路のオン−オ
フの直前直後を除く一定時間オンする第２のスイ
ツチ回路と、前記第１のスイツチ回路がオフの期
間中で第１のスイツチ回路のオン−オフの直前直
後を除く一定時間オンする第３のスイツチ回路と
を接続し、これら第２のスイツチ回路と第３のス
イツチ回路のそれぞれの出力側に蓄電のための第
１、第２のコンデンサを結合し、第１、第２のコ
ンデンサ相互間の差電圧を出力電圧としたもので
ある。
以下本考案の一実施例を図面に基づいて説明す
る。第３図において、直流基準電圧Vsは２極双
投スイツチSW1により第５図にように一定周期
T1でON−OFFを繰返えし、ひずみゲージのブリ
ツジに加えられる。また差動増幅器Ａの出力端に
接続されたスイツチSW2とSW3は第５図のように
２極双投スイツチSW1のONまたはOFFの期間の
うちT3なる時間それぞれがONするように構成さ
れている。
る。第３図において、直流基準電圧Vsは２極双
投スイツチSW1により第５図にように一定周期
T1でON−OFFを繰返えし、ひずみゲージのブリ
ツジに加えられる。また差動増幅器Ａの出力端に
接続されたスイツチSW2とSW3は第５図のように
２極双投スイツチSW1のONまたはOFFの期間の
うちT3なる時間それぞれがONするように構成さ
れている。
さてブリツジの一辺の抵抗がδR変化すると、
増幅器Ａの出力V0は第５図のようにパルス状の
電圧となり、パルスの正電圧部分V+の値は(4)式
と同様にして V+＝（δ／４Vs−e1＋e2）Ａ (5) となる。一方V0のパルスの負電圧部分V-の値は
基準電圧Vsのブリツジに対する印加方向が逆に
なるため V-＝｛δ／４（−Vs）−e1＋e2｝Ａ (6) となる。
増幅器Ａの出力V0は第５図のようにパルス状の
電圧となり、パルスの正電圧部分V+の値は(4)式
と同様にして V+＝（δ／４Vs−e1＋e2）Ａ (5) となる。一方V0のパルスの負電圧部分V-の値は
基準電圧Vsのブリツジに対する印加方向が逆に
なるため V-＝｛δ／４（−Vs）−e1＋e2｝Ａ (6) となる。
今スイツチSW2に接続さる抵抗R1、コンデン
サC1の時定数τ1と、スイツチSW2に接続される抵
抗R2、コンデンサC2の時定数τ2の値をT3より充
分小さくしておけば、第５図のようにコンデンサ
C1はV+の電圧で充電され、コンデンサC2はV-で
充電される。従つてブリツジの一辺の抵抗が変化
してから2T1時間後において、端子１，２の電圧
Vc1，Vc2の差電圧V03を求めると、 V03＝Vc1−Vc2＝V+−V- (7) となる。(7)式に(5)(6)式を代入すると、 V03＝δ／２VsＡ (8) となり、e1，e2が消去されて、V03とひずみ分δ
が比例関係になる。
サC1の時定数τ1と、スイツチSW2に接続される抵
抗R2、コンデンサC2の時定数τ2の値をT3より充
分小さくしておけば、第５図のようにコンデンサ
C1はV+の電圧で充電され、コンデンサC2はV-で
充電される。従つてブリツジの一辺の抵抗が変化
してから2T1時間後において、端子１，２の電圧
Vc1，Vc2の差電圧V03を求めると、 V03＝Vc1−Vc2＝V+−V- (7) となる。(7)式に(5)(6)式を代入すると、 V03＝δ／２VsＡ (8) となり、e1，e2が消去されて、V03とひずみ分δ
が比例関係になる。
従つてひずみゲージを利用したロードセルなど
でブリツジ回路の偏差出力が非常に小さくてリー
ド線などの熱起電力が測定値に影響を及ぼす場合
には特に有効である。
でブリツジ回路の偏差出力が非常に小さくてリー
ド線などの熱起電力が測定値に影響を及ぼす場合
には特に有効である。
第４図は他の実施例を示し、増幅器Ａの出力端
から抵抗R0を介しスイツチSW2，SW3とコンデ
ンサC1，C2を接続しても同様の効果が得られる。
から抵抗R0を介しスイツチSW2，SW3とコンデ
ンサC1，C2を接続しても同様の効果が得られる。
さらに各スイツチSW1〜SW3は図示のような接
点に代えて電子回路スイツチを用いることができ
るのは勿論である。
点に代えて電子回路スイツチを用いることができ
るのは勿論である。
以上説明したように、本考案にかかるロードセ
ルの増幅装置によれば、抵抗ブリツジ回路と差動
増幅器とを結ぶリード線に生じる熱起電力や接触
電位差による誤差電圧を、第２スイツチ回路と第
３スイツチ回路とで電圧を反転することにより相
殺するので、前記誤差電圧の出力への影響を確実
に無くすことができ、したがつて、誤差電圧の影
響を少なくするために抵抗ブリツジ回路と差動増
幅器の周囲温度を同一にしたりあるいはリード線
に補償導線を使用したりする配慮は不要となり、
製作コストの引下げおよび精度の向上を図り得
る。また第１、第２、第３のスイツチ回路の切換
え速度を上げることで増幅器の応答周波数までの
時間的変動のある撹乱電圧成分を除去できるため
ブリツジ回路と増幅器との間の配線ならびに取扱
いが容易である。また、ロードセルへ印加する基
準電圧の極性を第１のスイツチ回路で繰返し反転
させるため、熱起電力等の誤差電圧はそのままの
極性で信号のみ極性が反転し、出力は単なる増幅
器出力の２倍の値が得られる。更に、第２、第３
のスイツチ回路は、第１のスイツチ回路のオン−
オフの直前直後の一定時間に限つてサンプリング
して、増幅器の応答遅れやスイツチのバラツキを
許容するよう時間的な余裕を設けているため、製
作が容易なものである。
ルの増幅装置によれば、抵抗ブリツジ回路と差動
増幅器とを結ぶリード線に生じる熱起電力や接触
電位差による誤差電圧を、第２スイツチ回路と第
３スイツチ回路とで電圧を反転することにより相
殺するので、前記誤差電圧の出力への影響を確実
に無くすことができ、したがつて、誤差電圧の影
響を少なくするために抵抗ブリツジ回路と差動増
幅器の周囲温度を同一にしたりあるいはリード線
に補償導線を使用したりする配慮は不要となり、
製作コストの引下げおよび精度の向上を図り得
る。また第１、第２、第３のスイツチ回路の切換
え速度を上げることで増幅器の応答周波数までの
時間的変動のある撹乱電圧成分を除去できるため
ブリツジ回路と増幅器との間の配線ならびに取扱
いが容易である。また、ロードセルへ印加する基
準電圧の極性を第１のスイツチ回路で繰返し反転
させるため、熱起電力等の誤差電圧はそのままの
極性で信号のみ極性が反転し、出力は単なる増幅
器出力の２倍の値が得られる。更に、第２、第３
のスイツチ回路は、第１のスイツチ回路のオン−
オフの直前直後の一定時間に限つてサンプリング
して、増幅器の応答遅れやスイツチのバラツキを
許容するよう時間的な余裕を設けているため、製
作が容易なものである。
第１図は従来のブリツジの偏差出力の増幅装置
のブロツク図、第２図はそれに温度などの影響で
生ずる誤差起電力を書き加えた回路ブロツク図、
第３図は本考案の一実施例を示す回路ブロツク
図、第４図は他の実施例を示す回路ブロツク図、
第５図は第３図のタイミングチヤートである。 SW1……第１のスイツチ、SW2，SW3……第２
および第３のスイツチ、Ａ……差動増幅器、C1，
C2……コンデンサ。
のブロツク図、第２図はそれに温度などの影響で
生ずる誤差起電力を書き加えた回路ブロツク図、
第３図は本考案の一実施例を示す回路ブロツク
図、第４図は他の実施例を示す回路ブロツク図、
第５図は第３図のタイミングチヤートである。 SW1……第１のスイツチ、SW2，SW3……第２
および第３のスイツチ、Ａ……差動増幅器、C1，
C2……コンデンサ。
Claims (1)
- ひずみゲージでブリツジ回路を構成し、繰返し
オン・オフする第１のスイツチ回路を介して基準
電圧の極性を繰返し反転して前記ブリツジ回路へ
印加し、該ブリツジ回路の出力を差動増幅器に入
力し、該差動増幅器の出力端に、前記第１のスイ
ツチ回路がオンの期間中で第１のスイツチ回路の
オン−オフの直前直後を除く一定時間オンする第
２のスイツチ回路と、前記第１のスイツチ回路が
オフの期間中で第１のスイツチ回路のオン−オフ
の直前直後を除く一定時間オンする第３のスイツ
チ回路とを接続し、これら第２のスイツチ回路と
第３のスイツチ回路のそれぞれの出力側に蓄電の
ための第１、第２のコンデンサを結合し、第１、
第２のコンデンサ相互間の差電圧を出力電圧とし
たロードセルの増幅装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10394182U JPS5859218U (ja) | 1982-07-08 | 1982-07-08 | ロ−ドセルの増幅装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10394182U JPS5859218U (ja) | 1982-07-08 | 1982-07-08 | ロ−ドセルの増幅装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5859218U JPS5859218U (ja) | 1983-04-21 |
| JPS633222Y2 true JPS633222Y2 (ja) | 1988-01-27 |
Family
ID=29898547
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10394182U Granted JPS5859218U (ja) | 1982-07-08 | 1982-07-08 | ロ−ドセルの増幅装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5859218U (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4814209B2 (ja) * | 2007-12-21 | 2011-11-16 | オンセミコンダクター・トレーディング・リミテッド | Ａｄコンバータ |
-
1982
- 1982-07-08 JP JP10394182U patent/JPS5859218U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5859218U (ja) | 1983-04-21 |
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