JPS592364A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS592364A JPS592364A JP57111109A JP11110982A JPS592364A JP S592364 A JPS592364 A JP S592364A JP 57111109 A JP57111109 A JP 57111109A JP 11110982 A JP11110982 A JP 11110982A JP S592364 A JPS592364 A JP S592364A
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Classifications
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/082—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only
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- H01L27/0825—Combination of vertical direct transistors of the same conductivity type having different characteristics,(e.g. Darlington transistors)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体集積回路装置に関し、特に逆方向耐圧の
異る、即ち高耐圧半導体素子と低耐圧半導体素子を共通
半導体基板に同時に共存する構造を有すバイポーラ型集
積回路に関する。
異る、即ち高耐圧半導体素子と低耐圧半導体素子を共通
半導体基板に同時に共存する構造を有すバイポーラ型集
積回路に関する。
従来この種のバイポーラ型半導体集積回路装置は半導体
準結晶基板上に、単一の、一定不純物濃度と分布を有す
ｎ型エピタキシャル層が形成された半導体基板を用いて
、該エピタキシャル層をｌ’Ｎ接合分離によってアイソ
レーション領域を形成し、次にその領域内にｐ＋および
ｎ十元素を拡散し。
準結晶基板上に、単一の、一定不純物濃度と分布を有す
ｎ型エピタキシャル層が形成された半導体基板を用いて
、該エピタキシャル層をｌ’Ｎ接合分離によってアイソ
レーション領域を形成し、次にその領域内にｐ＋および
ｎ十元素を拡散し。
トランジスタ、ダイオード等の（ロ）路部品を形成し。
その後電′＆取や出しロ、金属配線を形成することによ
Ｊ）４＄４成されていた。したがって形成さ扛た回路部
品の電気的耐圧を決めるところのｎ型エピタキシャル層
とアイソレーションＭ（ｐ型拡散）およびｎ型エピタキ
シャル層（コレクタ）トベース拡散部（ｐ型拡散）間の
耐圧（ＰＮ接合の逆方向耐圧）は一義的に決ま凱それは
すべての同基板に形成された回路部品で同じである。そ
れ故非常に高い耐圧（例えばＢＶＯＢＯ＞６０ Ｖ ）
を必要とする回路部品；高耐圧素子と低い耐圧（例えば
ＨＶＯＥＯ＞１５Ｖ）Ｌか要求されない回路部品；低耐
圧素子を同一基板に形成する場合素子の専有面積から不
経済であった。つまり一般に低耐圧素子も高耐圧素子と
同一寸法マージンで設計するためおのずから大きな素子
面積（寸法マージン）を要求される高耐圧素子に一致さ
れられる。従って低耐圧素子としては、過剰品質になＶ
がちであった。そ扛は結果的に集積回路全体のチップ面
積を増やし、有効ペレット数の減少１歩留り低下、コス
ト増大という欠点を有していた。
Ｊ）４＄４成されていた。したがって形成さ扛た回路部
品の電気的耐圧を決めるところのｎ型エピタキシャル層
とアイソレーションＭ（ｐ型拡散）およびｎ型エピタキ
シャル層（コレクタ）トベース拡散部（ｐ型拡散）間の
耐圧（ＰＮ接合の逆方向耐圧）は一義的に決ま凱それは
すべての同基板に形成された回路部品で同じである。そ
れ故非常に高い耐圧（例えばＢＶＯＢＯ＞６０ Ｖ ）
を必要とする回路部品；高耐圧素子と低い耐圧（例えば
ＨＶＯＥＯ＞１５Ｖ）Ｌか要求されない回路部品；低耐
圧素子を同一基板に形成する場合素子の専有面積から不
経済であった。つまり一般に低耐圧素子も高耐圧素子と
同一寸法マージンで設計するためおのずから大きな素子
面積（寸法マージン）を要求される高耐圧素子に一致さ
れられる。従って低耐圧素子としては、過剰品質になＶ
がちであった。そ扛は結果的に集積回路全体のチップ面
積を増やし、有効ペレット数の減少１歩留り低下、コス
ト増大という欠点を有していた。
本発明は同−牛導体単結茜基板に複数個種類のｎ型エピ
タキシャル層を形成した半導体基板を用い、該エピタキ
シャル層の不純物濃度に対応して最適寸法形状の回路部
品を形成し、同一基板に異なる逆方向耐圧を有す回路部
品群を経済的に形成した牛導体集積回路装餉を提供する
ものである。
タキシャル層を形成した半導体基板を用い、該エピタキ
シャル層の不純物濃度に対応して最適寸法形状の回路部
品を形成し、同一基板に異なる逆方向耐圧を有す回路部
品群を経済的に形成した牛導体集積回路装餉を提供する
ものである。
本発明は、半導体単結晶基板表面に、任意の不純物濃度
を有しかつ均一な不純物凍贋分；ａｋＷすｎ型エピタキ
シャル成長層が複数個種類選択的に形成された半導体基
板と、該半導体基板表面の前記エピタキシャル成長層を
電気的に絶縁して形成されｆＣ複数個のアイソレーショ
ン領域と、該アイソレーション領域中の各々に前記ｎ型
エピタキシャル成長層の不純物濃度に対応して形成され
た回路部品と、該回路部品の′＃ｔ＆取り出し口と、該
回路部品相互を接続する金属配線とから構成される。
を有しかつ均一な不純物凍贋分；ａｋＷすｎ型エピタキ
シャル成長層が複数個種類選択的に形成された半導体基
板と、該半導体基板表面の前記エピタキシャル成長層を
電気的に絶縁して形成されｆＣ複数個のアイソレーショ
ン領域と、該アイソレーション領域中の各々に前記ｎ型
エピタキシャル成長層の不純物濃度に対応して形成され
た回路部品と、該回路部品の′＃ｔ＆取り出し口と、該
回路部品相互を接続する金属配線とから構成される。
次に本発明の実施例について図面を診照して説明する。
第１図は本発明の構成璧素の一つである半導体基板の断
面図を示したもので第１図（ａｌ〜（ｅｌはその製造工
程時の断ｍ１図、第１図（ｆｌはその最終構造断面図で
ある。第２図は第１図に示したところの半導体基板を用
いて本発明の請求範囲であるところの半導体集積回路装
置の断面図、第３図は本発明の他の実施例を示す牛導体
集積回路装−の断面図である。
面図を示したもので第１図（ａｌ〜（ｅｌはその製造工
程時の断ｍ１図、第１図（ｆｌはその最終構造断面図で
ある。第２図は第１図に示したところの半導体基板を用
いて本発明の請求範囲であるところの半導体集積回路装
置の断面図、第３図は本発明の他の実施例を示す牛導体
集積回路装−の断面図である。
第１図（ａｔにおいて、まずｎ型埋込層２と呼ばれる領
域が形成されている千害体率結晶基板１表面にスパッタ
リング等によってエビ成長用酸化膜３（例えばＳｔＯ，
）を全面コーティングし、その後光露光、現象、エツチ
ングよりパターンニングする。
域が形成されている千害体率結晶基板１表面にスパッタ
リング等によってエビ成長用酸化膜３（例えばＳｔＯ，
）を全面コーティングし、その後光露光、現象、エツチ
ングよりパターンニングする。
半導体単結晶基板ｌは通常バイポーラ型ＩＣにおいてｐ
型のシリコンウエノ１−である。またエビ成長用酸化膜
３の膜厚は要求耐圧によっては２０μｍもの厚さが必要
であり、従ってスパッタ装置によるスパッタリングが効
率的である。次に第１図（ｂ）に示す如く一定不純物濃
度と一様な濃度分布を有し、抵抗率ρ１Ω−ｃｘｆをも
つ第１ｎ型エピタキシャル成長層４を前記酸化膜３をマ
スクにして気相成長法により作る。次に堆積した第１ｎ
型エピタキシャル成長層４の表面を、酸化膜３の厚さま
でエツチング又は研磨する（第１図（Ｃ））。ついで酸
化膜３を選択的にエツチングしく第１図（ｄ））、次に
前記第１ｎ型玉ピタキゾヤル成長層４とは異なり、一定
不純物濃度と一様な濃度分布全有し、抵抗率ρ２Ω−ｃ
ｎＬをもつ第２ｎ型エピタキシャル成長層５を前記同様
にして作る（第１図（ｅ））最後に第１図（ｆ）に示す
如く第１ｎ型エピタキシｇ）し成長層４上にも堆積した
第２ｎ型エピタキシャル成長層５を第１ｎ型エピタキシ
ャル成長層４０表面に合せて研磨し、半導体基板６１ｒ
、作る。本実施例は２５一 種類のエピタキシャル層を有す半導体基板の例を示した
が、多種類のエピタキシャル層をもつ基板も同様な手段
によｐ形成できることは明らかである０ 次に第２図において上記半導体基板６を用いて半導体集
積回路装ｗ７を構成する例を説明する。
型のシリコンウエノ１−である。またエビ成長用酸化膜
３の膜厚は要求耐圧によっては２０μｍもの厚さが必要
であり、従ってスパッタ装置によるスパッタリングが効
率的である。次に第１図（ｂ）に示す如く一定不純物濃
度と一様な濃度分布を有し、抵抗率ρ１Ω−ｃｘｆをも
つ第１ｎ型エピタキシャル成長層４を前記酸化膜３をマ
スクにして気相成長法により作る。次に堆積した第１ｎ
型エピタキシャル成長層４の表面を、酸化膜３の厚さま
でエツチング又は研磨する（第１図（Ｃ））。ついで酸
化膜３を選択的にエツチングしく第１図（ｄ））、次に
前記第１ｎ型玉ピタキゾヤル成長層４とは異なり、一定
不純物濃度と一様な濃度分布全有し、抵抗率ρ２Ω−ｃ
ｎＬをもつ第２ｎ型エピタキシャル成長層５を前記同様
にして作る（第１図（ｅ））最後に第１図（ｆ）に示す
如く第１ｎ型エピタキシｇ）し成長層４上にも堆積した
第２ｎ型エピタキシャル成長層５を第１ｎ型エピタキシ
ャル成長層４０表面に合せて研磨し、半導体基板６１ｒ
、作る。本実施例は２５一 種類のエピタキシャル層を有す半導体基板の例を示した
が、多種類のエピタキシャル層をもつ基板も同様な手段
によｐ形成できることは明らかである０ 次に第２図において上記半導体基板６を用いて半導体集
積回路装ｗ７を構成する例を説明する。
まず複数個のエピタキシャル層を形成した半導体基板６
を全面高温酸化し熱酸化法等により酸化膜８を作る。次
に酸化膜８０Ｐｌｉ定位置をエツチングし、絶縁分離拡
散（ｐ＋）、酸化し、ｎ型エビヲｐ型にかえてアイソレ
ージ日ン拡散部９を作ってｎ型エピタキシャル層を囲む
第１および第２アイソレーション領域１０．１１を作る
。次に各々アイソレーション領域９．１０中のｎ型エピ
タキクヤル層４．５の抵抗率（不純物濃度）に対応して
トランジスタのベース拡散領域１２、エミッタ拡散領域
１３′ｔｌ−それぞれｐ 、ｎ ７ｃ累を拡散して
形成する。
を全面高温酸化し熱酸化法等により酸化膜８を作る。次
に酸化膜８０Ｐｌｉ定位置をエツチングし、絶縁分離拡
散（ｐ＋）、酸化し、ｎ型エビヲｐ型にかえてアイソレ
ージ日ン拡散部９を作ってｎ型エピタキシャル層を囲む
第１および第２アイソレーション領域１０．１１を作る
。次に各々アイソレーション領域９．１０中のｎ型エピ
タキクヤル層４．５の抵抗率（不純物濃度）に対応して
トランジスタのベース拡散領域１２、エミッタ拡散領域
１３′ｔｌ−それぞれｐ 、ｎ ７ｃ累を拡散して
形成する。
一般に形成された回路部品（トランジスタ）の耐圧は、
コレクタに和尚するｎ型エピタキシャル成長層とベース
間、アイツレ−／Ｎン拡散部間、お６− よびエミッタ間のｐｎ接合の耐圧に等しく、それは各領
域の不純物濃度によって決まる。従ってベース領域濃度
およびエミッタ領域、アイソレーション拡散領域が一定
の場合ｎ型エピ層の濃度を変化させることにより耐圧を
制御できる。即ち高耐圧素子、低耐圧素子も同−半導体
基板上に容易に実現できるのである。ベース拡散領域１
２．エミッタ拡散領域１３形成の後、光蕗光現象、エツ
チングによし各々電極（コンタクト）取り出し口１４金
属配＃ｉ！１５ｉ形成し半導体集積回路装置７が実現で
きる。
コレクタに和尚するｎ型エピタキシャル成長層とベース
間、アイツレ−／Ｎン拡散部間、お６− よびエミッタ間のｐｎ接合の耐圧に等しく、それは各領
域の不純物濃度によって決まる。従ってベース領域濃度
およびエミッタ領域、アイソレーション拡散領域が一定
の場合ｎ型エピ層の濃度を変化させることにより耐圧を
制御できる。即ち高耐圧素子、低耐圧素子も同−半導体
基板上に容易に実現できるのである。ベース拡散領域１
２．エミッタ拡散領域１３形成の後、光蕗光現象、エツ
チングによし各々電極（コンタクト）取り出し口１４金
属配＃ｉ！１５ｉ形成し半導体集積回路装置７が実現で
きる。
第３図は不純物濃度の異なる２つのｎ型エピタキシャル
層領域５，４中に各々複数個の回路部品（トランジスタ
）を構成した例である。
層領域５，４中に各々複数個の回路部品（トランジスタ
）を構成した例である。
本発明は以上説明したように半導体単結晶基板に複数個
種類のｎ型エピタキシャル層を形成した半導体基板を用
い、該エピタキシャル層の不純物濃度に対応して最適寸
法形状の回路部品を形成することによＱ１同一基板に異
なる耐圧を有す回路部品（トランジスタ）群を構成でき
、従って集積７− 回路チップ面積の相対的減少、有効ベレット数の増大、
コスト低減を実現できる効果がある。
種類のｎ型エピタキシャル層を形成した半導体基板を用
い、該エピタキシャル層の不純物濃度に対応して最適寸
法形状の回路部品を形成することによＱ１同一基板に異
なる耐圧を有す回路部品（トランジスタ）群を構成でき
、従って集積７− 回路チップ面積の相対的減少、有効ベレット数の増大、
コスト低減を実現できる効果がある。
第１図は本発明の構成要素の−っである半導体基板の断
面図を示したもので、第１図（ａ）〜（ｅｌはその製造
工程時の断面図、第１図げ）はその最終構造断面図、第
２図は本発明の半導体集積回路装置の断面図、第３図は
不発１１ＪＩ’Ｊの他の実施例を示す断面図である。 ｌ・・・・・・半導体単結晶基板、２・・・・・・ｎ型
埋込層、３・・・・・・エピタキシャル成長用酸化膜、
４・旧・・第１ｎ型エピタキシャル成長層、１旧・・第
２ｎｆｆ１．エピタキシャル成長層、６・・印・半導体
基板、７・・団・半導体集積回路装置、８・・・・・・
酸化膜、９・川・・アイソレーション拡散部、ｌｏ・・
・・・・第１アイソレージ日ン領域、１１・・・・・・
第２アイソレージ回ン領域、１２・・・・・・ベース拡
散領域、１３・・・・・・エミッタ拡散領域、５
．３ ｚ、３（ａ） （ｂ） （乙） （ｅ） （ヂ） 第 ｆ 図
面図を示したもので、第１図（ａ）〜（ｅｌはその製造
工程時の断面図、第１図げ）はその最終構造断面図、第
２図は本発明の半導体集積回路装置の断面図、第３図は
不発１１ＪＩ’Ｊの他の実施例を示す断面図である。 ｌ・・・・・・半導体単結晶基板、２・・・・・・ｎ型
埋込層、３・・・・・・エピタキシャル成長用酸化膜、
４・旧・・第１ｎ型エピタキシャル成長層、１旧・・第
２ｎｆｆ１．エピタキシャル成長層、６・・印・半導体
基板、７・・団・半導体集積回路装置、８・・・・・・
酸化膜、９・川・・アイソレーション拡散部、ｌｏ・・
・・・・第１アイソレージ日ン領域、１１・・・・・・
第２アイソレージ回ン領域、１２・・・・・・ベース拡
散領域、１３・・・・・・エミッタ拡散領域、５
．３ ｚ、３（ａ） （ｂ） （乙） （ｅ） （ヂ） 第 ｆ 図
Claims (1)
- 【特許請求の範囲】 半導体単結晶基板表面に、任意の不純物濃度を有しかつ
均一な不純物濃度分布を有すエピタキシャル成長層が複
数個種類選択的に形成された半導体基板と、該半導体基
板表面の前記ｎ型エピタキシャル成長層を電気的に絶縁
して形成された複数個のアイソレーション領域と、該ア
イソレーション領域中の各々に前記ｎ型エピタキシャル
成長層の不純物微塵に対応して形成された回路部品と。 該回路部品の電極域や出し口と、該回路部品相互を接続
する配線を有することを特徴とする半導体集積回路装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57111109A JPS592364A (ja) | 1982-06-28 | 1982-06-28 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57111109A JPS592364A (ja) | 1982-06-28 | 1982-06-28 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS592364A true JPS592364A (ja) | 1984-01-07 |
Family
ID=14552630
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57111109A Pending JPS592364A (ja) | 1982-06-28 | 1982-06-28 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS592364A (ja) |
-
1982
- 1982-06-28 JP JP57111109A patent/JPS592364A/ja active Pending
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