JPS5923629A - ３値レベルクロツク発生回路 - Google Patents
３値レベルクロツク発生回路Info
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- JPS5923629A JPS5923629A JP57132608A JP13260882A JPS5923629A JP S5923629 A JPS5923629 A JP S5923629A JP 57132608 A JP57132608 A JP 57132608A JP 13260882 A JP13260882 A JP 13260882A JP S5923629 A JPS5923629 A JP S5923629A
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- Japan
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- voltage
- clock
- output terminal
- power supply
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
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- Physics & Mathematics (AREA)
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- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は３値しベルクロック発生回路に関し。
特に、絶縁ゲー）Ｗ電界効果トランジスタ、主として、
ＭＯ８ｉｌ、界効果トランジスタ（以下ＭＯ８ＦＦＩＴ
と呼ぶ。）によって構成された３値しベルクロック発生
回路に関するものである。
ＭＯ８ｉｌ、界効果トランジスタ（以下ＭＯ８ＦＦＩＴ
と呼ぶ。）によって構成された３値しベルクロック発生
回路に関するものである。
ＭＯＳ ＦＥＴを用いた回路は、ディジタルあるいはア
ナログ回路のいずれにおいても単一電源動作が望まれ、
特に、５Ｖ単一電源動作の集積回路が広範に用いられて
いる。５■単一電源動作の集積回路とは、電源電圧ＶＤ
Ｄとして５■を用い、接地電圧ＧＮＤとしてＯＶを用い
て動作する回路を言う。
ナログ回路のいずれにおいても単一電源動作が望まれ、
特に、５Ｖ単一電源動作の集積回路が広範に用いられて
いる。５■単一電源動作の集積回路とは、電源電圧ＶＤ
Ｄとして５■を用い、接地電圧ＧＮＤとしてＯＶを用い
て動作する回路を言う。
ところで、単一電源動作の集積回路とともに、３値レベ
ルクロツクを用いたメモリや論理回路を集積化して、高
性能の集積回路を実現しようという試みがある。例えば
、メモリの一例として。
ルクロツクを用いたメモリや論理回路を集積化して、高
性能の集積回路を実現しようという試みがある。例えば
、メモリの一例として。
１９７８年２月ｉこ開催されたアイ・イー・イー・イー
・インターナショナル・ソリッドステート・サーキッツ
・コンファレンス（１９７８１ＨＥＥ ＩＮ−ＴＢＲＮ
ＡＴＩＯＮＡＬ ５ＯＬＩＤ−８ＴＡＴＥ ＣＩＲＣＵ
ＩＴＳＣＯＮＦＥＲＥＮ（Ｊ）のダイジェスト・オブ・
テクニカル・ペーパーズ（ｌ５８ＣＣＤＩＧＦ！ＳＴ
ＯＦＴ］ｆｌＣＨＮＩＣＡＬ ＰＡＰＥ几８）の第２４
〜２５頁（１９７８年２月会議時１と同時頒布）に所載
された「層状電荷メモリ（” ５ｔｒａｔｌｆｌｅｄ
ＣｈａｒｇｅＭｅｍＯｒＹ ”）Ｊと題するアープ（Ｄ
、Ｍ、Ｆ３ｒｂ）氏の論文がある。この論文に述べられ
たメモリセルは。
・インターナショナル・ソリッドステート・サーキッツ
・コンファレンス（１９７８１ＨＥＥ ＩＮ−ＴＢＲＮ
ＡＴＩＯＮＡＬ ５ＯＬＩＤ−８ＴＡＴＥ ＣＩＲＣＵ
ＩＴＳＣＯＮＦＥＲＥＮ（Ｊ）のダイジェスト・オブ・
テクニカル・ペーパーズ（ｌ５８ＣＣＤＩＧＦ！ＳＴ
ＯＦＴ］ｆｌＣＨＮＩＣＡＬ ＰＡＰＥ几８）の第２４
〜２５頁（１９７８年２月会議時１と同時頒布）に所載
された「層状電荷メモリ（” ５ｔｒａｔｌｆｌｅｄ
ＣｈａｒｇｅＭｅｍＯｒＹ ”）Ｊと題するアープ（Ｄ
、Ｍ、Ｆ３ｒｂ）氏の論文がある。この論文に述べられ
たメモリセルは。
電荷記憶領域と電流読み出し領域が縦型に集積化された
小面積のメモリセルであり、大容量のメモリに適してい
る。メモリセルの動作は、朋き・込み動作時に、ｐチャ
ネルＭＯ８ＦＥＴを導通させて、基板から電荷を注入す
るか、基板へ掃き出づか１こよって、２値情報のいずれ
か一方を書き込み、読み出し動作時には、ｎチャンネル
ＭＯ８ＦＥＴを用いて、電流読み出しを行なう。つまり
、記憶電荷量に応じて、読み出し電流が変わり、この電
流値の差を検知することによって、２値情報の弁別が行
なわれる。しかし、このセルの駆動にはｐヂャネ／Ｉ／
ＭＯ８ＦＦ１ＴとｎチャネルＭＯ８ＦＦ３Ｔとの逆極性
のＭＯＳ ＦｇＴを駆動させるために、基準電圧、ｎヂ
ャネルＭＯ８ＦＦｉＴの閾値電圧以上の電圧（正電圧）
ｓ ｐチャネルＭＯ８ＦＬＡＴの閾値電圧以下の電圧（
負電圧）を３値レベルとするクロックが必要となる。
小面積のメモリセルであり、大容量のメモリに適してい
る。メモリセルの動作は、朋き・込み動作時に、ｐチャ
ネルＭＯ８ＦＥＴを導通させて、基板から電荷を注入す
るか、基板へ掃き出づか１こよって、２値情報のいずれ
か一方を書き込み、読み出し動作時には、ｎチャンネル
ＭＯ８ＦＥＴを用いて、電流読み出しを行なう。つまり
、記憶電荷量に応じて、読み出し電流が変わり、この電
流値の差を検知することによって、２値情報の弁別が行
なわれる。しかし、このセルの駆動にはｐヂャネ／Ｉ／
ＭＯ８ＦＦ１ＴとｎチャネルＭＯ８ＦＦ３Ｔとの逆極性
のＭＯＳ ＦｇＴを駆動させるために、基準電圧、ｎヂ
ャネルＭＯ８ＦＦｉＴの閾値電圧以上の電圧（正電圧）
ｓ ｐチャネルＭＯ８ＦＬＡＴの閾値電圧以下の電圧（
負電圧）を３値レベルとするクロックが必要となる。
単一電源回路内部において用いられる３値レベルクロツ
ク発生回路の従来例は、１９８１年２月に開催されたア
イ・イー・イー・イー コンピューター ソサイアティ
インターナシロナル コンファレンス（Ｉｎｎ ＣＯ
ＭＰＵＴＥＩＬ ５ＯＣＩＥｉ’ＹＩＮＴＥＲＮＡＴＩ
ＯＮＡＬ Ｃ０ＮＦＩＥＮ（Ｊ）のダイジェスト オブ
ペーパーズ ブイ エル ニスアイ コンブコン ８
１ （ｄｉｇｅｓｔ ｏｆ ｐａｐｅｒｓＶＬＳＩ
ＣＯＭＰＣＯＮ ８１＞の第１９４〜２０８頁（１９８
１年２月会議時Ｉこ同時頒布）に所載された「最近の多
値レベル回路（”ＲＦｉＣＦｉＮＴ ＭＵＬＴＩ−ＶＡ
ＬＵＥＤ ＣＩ几ＣＵ工ＴＳ＃）」 と題するダオ（Ｔ
ｉｃｈ Ｔ、 Ｄａｏ ）氏の論文に述べられている。
ク発生回路の従来例は、１９８１年２月に開催されたア
イ・イー・イー・イー コンピューター ソサイアティ
インターナシロナル コンファレンス（Ｉｎｎ ＣＯ
ＭＰＵＴＥＩＬ ５ＯＣＩＥｉ’ＹＩＮＴＥＲＮＡＴＩ
ＯＮＡＬ Ｃ０ＮＦＩＥＮ（Ｊ）のダイジェスト オブ
ペーパーズ ブイ エル ニスアイ コンブコン ８
１ （ｄｉｇｅｓｔ ｏｆ ｐａｐｅｒｓＶＬＳＩ
ＣＯＭＰＣＯＮ ８１＞の第１９４〜２０８頁（１９８
１年２月会議時Ｉこ同時頒布）に所載された「最近の多
値レベル回路（”ＲＦｉＣＦｉＮＴ ＭＵＬＴＩ−ＶＡ
ＬＵＥＤ ＣＩ几ＣＵ工ＴＳ＃）」 と題するダオ（Ｔ
ｉｃｈ Ｔ、 Ｄａｏ ）氏の論文に述べられている。
しかし、この論文の中で述べられている３値レベルクロ
ツク発生回路は、電源電圧ＶＤＤと接地電圧Ｏｖとの間
に、第３の中間電圧を発生させ、電源電圧■ＤＤ、中間
電圧、接地電圧Ｏｖを３値とするクロック発生回路であ
る。前記した層状電荷メモリを動作させるには、電源電
圧ＶＤＤと同極性の電圧と接地電圧０■以外に、逆極性
の第３のレベルを発生させて、クロック動作さぜる必要
がある点で、従来回路は不十分な３値レベルクロツク発
生回路であった。
ツク発生回路は、電源電圧ＶＤＤと接地電圧Ｏｖとの間
に、第３の中間電圧を発生させ、電源電圧■ＤＤ、中間
電圧、接地電圧Ｏｖを３値とするクロック発生回路であ
る。前記した層状電荷メモリを動作させるには、電源電
圧ＶＤＤと同極性の電圧と接地電圧０■以外に、逆極性
の第３のレベルを発生させて、クロック動作さぜる必要
がある点で、従来回路は不十分な３値レベルクロツク発
生回路であった。
本発明の目的は、単一電源動作の集積回路内で動作し、
しかも、電源電圧と逆極性を有する３値レベルクロツク
発生回路を提供することにある。
しかも、電源電圧と逆極性を有する３値レベルクロツク
発生回路を提供することにある。
本発明の他の目的は、集積回路内に中間電圧発生回路を
有しない３値レベルクロツク発生回路を提供することに
ある。
有しない３値レベルクロツク発生回路を提供することに
ある。
本発明の３値レベルクロツク発生回路は、ソースを第１
の電源線にドレインを出力端子にそれぞれ接続した第１
導電型のＭＩ８’ｆｌ、界効果トランジスタと、ドレイ
ンを前記出力端子ζこソースを第２の電源線にそれぞれ
接続した第２導雷、型のＭＩ８電界効果トランジスタと
、前記出力端子と客層結合用クロック線とを結合する第
１の結合コンデンサと、前記第２導電型のＭＩＳ電界効
果トランジスタのゲートとｌ前記出力端子とを結合する
第２の結合コンデンサと、前記第１導電型及び第２導電
型のＭＩ８電界効果トランジスタのゲートに、それぞれ
前記第２の電源線の電圧から見て第１の電源線の電圧と
同極性の電圧レベルと、前記第２の電源線の電圧レベル
とを２値レベルとするクロック信号を与える手段と、前
記第２導電型のＭＩＳ電界効果トランジスタのゲートに
前記第２の電源線の電圧レベルを印加した後に、該ゲー
ト電圧を浮遊状態に保つ手段とを含み、更に前記第２の
電源線の電圧から見て、それぞれ、第１の電源線の電圧
と同極性の第１の電圧レベル、第２の電源線の電圧と同
じＭ２の電圧レベル、第１の電源線の電圧と逆極性の第
３の電圧レベル、前記第２の電圧レベルをこの順序に出
力する手段を含んで構成することを特徴とする。
の電源線にドレインを出力端子にそれぞれ接続した第１
導電型のＭＩ８’ｆｌ、界効果トランジスタと、ドレイ
ンを前記出力端子ζこソースを第２の電源線にそれぞれ
接続した第２導雷、型のＭＩ８電界効果トランジスタと
、前記出力端子と客層結合用クロック線とを結合する第
１の結合コンデンサと、前記第２導電型のＭＩＳ電界効
果トランジスタのゲートとｌ前記出力端子とを結合する
第２の結合コンデンサと、前記第１導電型及び第２導電
型のＭＩ８電界効果トランジスタのゲートに、それぞれ
前記第２の電源線の電圧から見て第１の電源線の電圧と
同極性の電圧レベルと、前記第２の電源線の電圧レベル
とを２値レベルとするクロック信号を与える手段と、前
記第２導電型のＭＩＳ電界効果トランジスタのゲートに
前記第２の電源線の電圧レベルを印加した後に、該ゲー
ト電圧を浮遊状態に保つ手段とを含み、更に前記第２の
電源線の電圧から見て、それぞれ、第１の電源線の電圧
と同極性の第１の電圧レベル、第２の電源線の電圧と同
じＭ２の電圧レベル、第１の電源線の電圧と逆極性の第
３の電圧レベル、前記第２の電圧レベルをこの順序に出
力する手段を含んで構成することを特徴とする。
以下、本発明をよりよく理解するために、実施例を用い
て詳述する。第１図は本発明の一実施例を示す。ここで
、第１の導電型としてｐ型を、第２の導電型としてｎｆ
ｉを用いる。ｐチャネルＭＯ８ＦＦｉＴ Ｑｌ は、ソ
ースが第１の電源線である５ｖ電源線（電源電圧ＶＤＤ
）に、ドレインが出力端子Ｎｌに、ゲートがＭＯＳ
ＦＥＴ Ｑ ｓ駆動用クロック（φり信号線に、それぞ
れ接続している。ｎチャネルＭＯ８ＦＩＴＱ＊は、ドレ
インが出力端子Ｎ１に、ソースが第２の電源線であるＯ
ｖ接地線（電圧ＧＮＤ）に、ゲートが節点Ｎ、に、それ
ぞれ接続している。出力端子Ｎ１は、第１の結合コンデ
ンサＣ！を介して、第１のクロック（φ１）信号線に接
続し、節点Ｎ言は、第２の結合コンデンサＣ！を介して
、前記出力端子Ｎｚに接続している。ｎチャネルＭＯ８
ＦＩＴＱｓは、ドレインが節点Ｎ！に、ソースがＭＯ８
ＦＩＴＱｆｆｉ駆動用クロック（φ５）（ｉ号線に、ゲ
ートがクロック（φ４）信号線に、それぞれ接続してい
る。
て詳述する。第１図は本発明の一実施例を示す。ここで
、第１の導電型としてｐ型を、第２の導電型としてｎｆ
ｉを用いる。ｐチャネルＭＯ８ＦＦｉＴ Ｑｌ は、ソ
ースが第１の電源線である５ｖ電源線（電源電圧ＶＤＤ
）に、ドレインが出力端子Ｎｌに、ゲートがＭＯＳ
ＦＥＴ Ｑ ｓ駆動用クロック（φり信号線に、それぞ
れ接続している。ｎチャネルＭＯ８ＦＩＴＱ＊は、ドレ
インが出力端子Ｎ１に、ソースが第２の電源線であるＯ
ｖ接地線（電圧ＧＮＤ）に、ゲートが節点Ｎ、に、それ
ぞれ接続している。出力端子Ｎ１は、第１の結合コンデ
ンサＣ！を介して、第１のクロック（φ１）信号線に接
続し、節点Ｎ言は、第２の結合コンデンサＣ！を介して
、前記出力端子Ｎｚに接続している。ｎチャネルＭＯ８
ＦＩＴＱｓは、ドレインが節点Ｎ！に、ソースがＭＯ８
ＦＩＴＱｆｆｉ駆動用クロック（φ５）（ｉ号線に、ゲ
ートがクロック（φ４）信号線に、それぞれ接続してい
る。
第１図の本発明の実施例の回路動作を、第２図に示す動
作波形を用いて説明する。時刻ｔｏからｔｌまでのリセ
ット状態では、クロックφ１．φ４が高レベルでＦＥＴ
Ｑｍが導通して節点Ｎ冨の１Ｍ。
作波形を用いて説明する。時刻ｔｏからｔｌまでのリセ
ット状態では、クロックφ１．φ４が高レベルでＦＥＴ
Ｑｍが導通して節点Ｎ冨の１Ｍ。
圧が高レベルにあり、同時にクロックφ！の電圧も高レ
ベルにあるので、ＦＢＴＱＩは導通せず、ＦＥＴＱ鵞は
導通して出力端子Ｎｔの電圧はＯＶの接地電圧となる。
ベルにあるので、ＦＢＴＱＩは導通せず、ＦＥＴＱ鵞は
導通して出力端子Ｎｔの電圧はＯＶの接地電圧となる。
時刻ｔ１で、クロックφ、雫電圧を高レベルからＯｖに
下げて、節点ｐＪｓの電圧をＯＶにし％ ＦＥＴＱ叩を
非導通とし、時刻１゜で、クロックφ、の電圧を高レベ
ルからＯＶに下げると、ＩＴＱＩが導通して出力端子Ｎ
ｌの電圧は高レベルに上がる。次に、時刻ｔ３で、クロ
ックφ２”の電圧をＯｖから高レベルに上げてＦＢＴＱ
Ｉを非導通とし、時刻ｔ４で、クロックφ、の電圧を０
■から高レベルへ上げＩＴ Ｑ ２を導通させると、節
点Ｎ雪の電圧が高レベルになるので、出力端子８重の電
圧はＯＶに下がる。次に、時刻ｔトで、クロックφ、を
高レベルからＯｖに下げて、節点Ｎ！の電圧をＯｖにし
、時刻ｔ６で、クロックφ４を高レベルからＯｖに下げ
るとＦＥＴＱｓは非導通となり、節点Ｎ！の電圧はＯｖ
のフローティング状態となる。そこで、時刻１．で、ク
ロックφ１を高レベルからＯＶに下げると、出力端子Ｎ
ｌの電圧は、結合コンデンサＣ１による容量結合によっ
て、低レベル（負電圧）に下がる。
下げて、節点ｐＪｓの電圧をＯＶにし％ ＦＥＴＱ叩を
非導通とし、時刻１゜で、クロックφ、の電圧を高レベ
ルからＯＶに下げると、ＩＴＱＩが導通して出力端子Ｎ
ｌの電圧は高レベルに上がる。次に、時刻ｔ３で、クロ
ックφ２”の電圧をＯｖから高レベルに上げてＦＢＴＱ
Ｉを非導通とし、時刻ｔ４で、クロックφ、の電圧を０
■から高レベルへ上げＩＴ Ｑ ２を導通させると、節
点Ｎ雪の電圧が高レベルになるので、出力端子８重の電
圧はＯＶに下がる。次に、時刻ｔトで、クロックφ、を
高レベルからＯｖに下げて、節点Ｎ！の電圧をＯｖにし
、時刻ｔ６で、クロックφ４を高レベルからＯｖに下げ
るとＦＥＴＱｓは非導通となり、節点Ｎ！の電圧はＯｖ
のフローティング状態となる。そこで、時刻１．で、ク
ロックφ１を高レベルからＯＶに下げると、出力端子Ｎ
ｌの電圧は、結合コンデンサＣ１による容量結合によっ
て、低レベル（負電圧）に下がる。
同時に、節点Ｎ！の電圧も、結合コンデンサＣ２による
容気結合によって、低レベル（負電圧）に下がる。いま
、ｎチャネルＭＯ８ＦＥＴ Ｑ ｚ及びＱ３の閾値電圧
がともζこｖｔｈｎであるとすると。
容気結合によって、低レベル（負電圧）に下がる。いま
、ｎチャネルＭＯ８ＦＥＴ Ｑ ｚ及びＱ３の閾値電圧
がともζこｖｔｈｎであるとすると。
節点Ｎ！の低レベルの電圧は、それが負電圧−Ｖｔｈｎ
以下になろうとすると、 ＭＯＳ ＦＥ’Ｉ’ Ｑ ３
が導通するので、負電圧−ｖｔｈｎで落ち着く。又、出
力端子Ｎｌの低レベルの電圧は、負電圧−２Ｖｉ石。
以下になろうとすると、 ＭＯＳ ＦＥ’Ｉ’ Ｑ ３
が導通するので、負電圧−ｖｔｈｎで落ち着く。又、出
力端子Ｎｌの低レベルの電圧は、負電圧−２Ｖｉ石。
以下になると、ＭＯＳ ＦＥＴＱ２が導通するので、負
電圧−２■ｔ１１ｎで落ち着く。次に、時刻１ｓで、ク
ロックφ３．φ４を０■から高レベルに上げると、節点
Ｎ２の電圧は高レベル屹」二かり、出力端子Ｎ１の電圧
は、再び、ＯＶに上がる。その後。
電圧−２■ｔ１１ｎで落ち着く。次に、時刻１ｓで、ク
ロックφ３．φ４を０■から高レベルに上げると、節点
Ｎ２の電圧は高レベル屹」二かり、出力端子Ｎ１の電圧
は、再び、ＯＶに上がる。その後。
時刻ｔ９で、クロックφ１をｏＶから高レベルに上げて
、時刻ｔ０のリセット状態に戻る。これ以降は、再び、
時刻ｔｏからｔ９まで、同じ動作をくり返すことによっ
て、出力端子Ｎｓのトハ、圧は、正電圧、０■、負電圧
の３値レベルクロツクとして動作することになる。
、時刻ｔ０のリセット状態に戻る。これ以降は、再び、
時刻ｔｏからｔ９まで、同じ動作をくり返すことによっ
て、出力端子Ｎｓのトハ、圧は、正電圧、０■、負電圧
の３値レベルクロツクとして動作することになる。
以上の説明から明らかなように、本実施例の３値レベル
クロツク発生回路は、ダイナミック動作に基づいている
ので、消＊電流は、出力端子Ｎｌ及び節点Ｎ２の充放電
に要する以外無視できるので、低消費電力の３値レベル
クロツク発生回路が実現できる。尚、本実施例を単一電
源動作の集積回路内で作るためには、基板と出力端子Ｎ
＋とが常に逆バイアス状態になるように、 １１チャネ
ルＭＯＳ ＦＥＴの基板電圧は一２Ｖｔｈｎ以下の負電
圧に保持しなければならないが、これは、従来からある
基板バイアス発生回路を集積回路内１こ内蔵することに
よって、容易に実現できる。
クロツク発生回路は、ダイナミック動作に基づいている
ので、消＊電流は、出力端子Ｎｌ及び節点Ｎ２の充放電
に要する以外無視できるので、低消費電力の３値レベル
クロツク発生回路が実現できる。尚、本実施例を単一電
源動作の集積回路内で作るためには、基板と出力端子Ｎ
＋とが常に逆バイアス状態になるように、 １１チャネ
ルＭＯＳ ＦＥＴの基板電圧は一２Ｖｔｈｎ以下の負電
圧に保持しなければならないが、これは、従来からある
基板バイアス発生回路を集積回路内１こ内蔵することに
よって、容易に実現できる。
本発明は、何も第１図の実施例に限定されるものではな
く、第１図の実施例において、トランスファゲートのＭ
ＯＳ ＦＩＴ Ｑ ｓの代りに、ダイナミック動作を行
なうインバータ回路を用いることもできる。つまり、Ｍ
ＯＳ ＦＩＴＱ １及びＱ８のゲートへの印加電圧が、
それぞれ、第２図に示されたクロックφ、及び節点Ｎ！
の電圧波形に等しければ、クロックφ２及び節点Ｎ２に
２値の信号を与える手段として、従来回路が自由に使え
る。
く、第１図の実施例において、トランスファゲートのＭ
ＯＳ ＦＩＴ Ｑ ｓの代りに、ダイナミック動作を行
なうインバータ回路を用いることもできる。つまり、Ｍ
ＯＳ ＦＩＴＱ １及びＱ８のゲートへの印加電圧が、
それぞれ、第２図に示されたクロックφ、及び節点Ｎ！
の電圧波形に等しければ、クロックφ２及び節点Ｎ２に
２値の信号を与える手段として、従来回路が自由に使え
る。
またＭＯＳ ＦＥＴに限らずＭＩＳ ＦＦ３Ｔであって
もよい。
もよい。
以上の説明から明らかなように、本発明の３値レベルク
ロツク発生回路は、単一電源で動作する集積回路内で作
ることができ、しかも、正電圧。
ロツク発生回路は、単一電源で動作する集積回路内で作
ることができ、しかも、正電圧。
接地電圧ＯＶ、負電圧の３値レベルクロツクを発生する
ことができる。しかも、負電圧を結合コンデンサによる
容量結合によって作るために、直流電流は流れず、消費
電力の非常に少ない３値レベルクロツク発生回路が実現
できる点で、実用上非常に有利である。
ことができる。しかも、負電圧を結合コンデンサによる
容量結合によって作るために、直流電流は流れず、消費
電力の非常に少ない３値レベルクロツク発生回路が実現
できる点で、実用上非常に有利である。
第１図は本発明の一実施例を示ず３値レベルクロツク発
生回路の回路図であり、第２図は第１図の動作を説明す
るための波形図である。 Ｑ１〜Ｑ３・・・・・・ＭＯＳ ＦＦ１Ｔ、 Ｃ１，Ｃ
２・・・・・・結合コンデン→ノ“、φｌ〜φ４・・・
・・・クロック、Ｎｌ・・・・・・出力端子、Ｎｚ・・
・・・・回路の節点、■ＤＤ・・・・・・電源１Ｍ、Ｉ
Ｅ 。 ＧＮＤ・・・・・・接地電圧（ＯＶ）、ｔ、〜ｔ、・・
・・・・時刻。 第１閉 第２ 閏
生回路の回路図であり、第２図は第１図の動作を説明す
るための波形図である。 Ｑ１〜Ｑ３・・・・・・ＭＯＳ ＦＦ１Ｔ、 Ｃ１，Ｃ
２・・・・・・結合コンデン→ノ“、φｌ〜φ４・・・
・・・クロック、Ｎｌ・・・・・・出力端子、Ｎｚ・・
・・・・回路の節点、■ＤＤ・・・・・・電源１Ｍ、Ｉ
Ｅ 。 ＧＮＤ・・・・・・接地電圧（ＯＶ）、ｔ、〜ｔ、・・
・・・・時刻。 第１閉 第２ 閏
Claims (1)
- ソースを第１の電源線にドレインを出力端子にそれぞれ
接続した第１導電型のＭＩＳ１！界効果トランジスタと
、ドレインを前記出力端子にソースを第２の電源線にそ
れぞれ接続した第２導電型のＭＩＳ電界効果トランジス
タと、前記出力端子と容量結合用クロック線とを結合す
る第１の結合コンデンサと、前記第２導電型のＭＩ８電
界効果トランジスタのゲートとメ前記出力端子とを結合
する第２の結合コンデンサと、前記第１導電型及び＄２
導電型のＭＩ８ｉ［、界効果トランジスタのゲートに、
それぞれ前記第２の電源線の電圧から見てＷｌｌの電源
線の電圧と同極性の電圧レベルと、前記第２の電源線の
電圧レベルとを２値レベルとするクロック信号を与える
手段と、前記第２導電型のＭＩ８電界効果トランジスタ
のゲートに前記第２の電源線の電圧レベルを印加した後
に、該ゲート電圧を浮遊状態に保つ手段とを含み、更正
こ前記第２の電源線の電圧から見て、それぞれ、第１の
電源線の電圧と同極性の第１の電圧レベル、第２の電源
線の電圧と同じ第２の電圧レベル、第１の電源線の電圧
と逆極性の第３の電圧レベル、前記第２の電圧レベルを
この順序に出力する手段を含んで構成することを特徴と
する３値しベルクロック発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57132608A JPS5923629A (ja) | 1982-07-29 | 1982-07-29 | ３値レベルクロツク発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57132608A JPS5923629A (ja) | 1982-07-29 | 1982-07-29 | ３値レベルクロツク発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5923629A true JPS5923629A (ja) | 1984-02-07 |
| JPH0422051B2 JPH0422051B2 (ja) | 1992-04-15 |
Family
ID=15085306
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57132608A Granted JPS5923629A (ja) | 1982-07-29 | 1982-07-29 | ３値レベルクロツク発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5923629A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63296471A (ja) * | 1987-05-27 | 1988-12-02 | Nec Corp | 同期信号発生回路 |
-
1982
- 1982-07-29 JP JP57132608A patent/JPS5923629A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63296471A (ja) * | 1987-05-27 | 1988-12-02 | Nec Corp | 同期信号発生回路 |
| JPH0659091B2 (ja) * | 1987-05-27 | 1994-08-03 | 日本電気株式会社 | 同期信号発生回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0422051B2 (ja) | 1992-04-15 |
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