JPS58223916A - ３値レベルクロツク発生回路 - Google Patents
３値レベルクロツク発生回路Info
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- JPS58223916A JPS58223916A JP57107815A JP10781582A JPS58223916A JP S58223916 A JPS58223916 A JP S58223916A JP 57107815 A JP57107815 A JP 57107815A JP 10781582 A JP10781582 A JP 10781582A JP S58223916 A JPS58223916 A JP S58223916A
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- power supply
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- clock
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- H03—ELECTRONIC CIRCUITRY
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は３値しベルクロック発生回路に関し、特に、絶
縁ゲート型筒１界効果トランジスタ、主として、ＭＯ８
電界効果トランジスタ（以下ＭＯ８ＦＥＴと呼ぶ。）に
よって構成された３値しベルクロック発生回路に関する
ものである。
縁ゲート型筒１界効果トランジスタ、主として、ＭＯ８
電界効果トランジスタ（以下ＭＯ８ＦＥＴと呼ぶ。）に
よって構成された３値しベルクロック発生回路に関する
ものである。
ＭＯＳ ＦＥＴを用いた回路は、ディジタルあるいはア
ナログ回路のいずれにおいても早−電源動作が望まれ、
特に、５ｖ単一電源動作の集積回路が広範に用いられて
いる。５ｖ単一電源動作の集積回路とは、電源電圧ＶＤ
Ｄとして５■を用い、接地電圧ＧＮＤとしてＯＶを用い
て動作する回路を言う。
ナログ回路のいずれにおいても早−電源動作が望まれ、
特に、５ｖ単一電源動作の集積回路が広範に用いられて
いる。５ｖ単一電源動作の集積回路とは、電源電圧ＶＤ
Ｄとして５■を用い、接地電圧ＧＮＤとしてＯＶを用い
て動作する回路を言う。
とζろで、単一電源動作の集積回路とともに。
３値レベルクロツクを用いたメモリや論理回路を集積化
して、高性能の集積回路を実現しようという試みがある
。例えば、メモリの一例として、１９７８年２月に開催
されたアイ・イー・イー・イー・インターナショナル・
ソリッドステート・サーキッツ・コンファレンス（１９
７８ＩＦｉＥＥ ＩＮ−ＴＦｉＲＮＡＴＩＯＮＡＬ ８
０ＬＩＤ−８ＴＡＴＥＣＩＲＣＵＩＴ８ＣＯＮＦＥＲＢ
ＮＣＥ ）のダイジェスト・オブ・テクニカル・ペーパ
ーズ（ｌ８ＳＣＣＤＩＧＥＳＴ ０ＦＴＦｉＣＨＮＩＣ
ＡＬ ＰＡＰＥＲ８）の第２４〜２５頁（１９７８年２
月会議時に同時頒布）に所載された［層状電荷メモリ（
” ５ｔｒａｔｌｆｌｅｄ ＣｈａｒｇｅＭｅｍｏｒｙ
”）」と題するアープ（Ｄ、Ｍ、 Ｂｒｂ ）氏の論文
がある。この論文に述べられたメモリセルは、電荷記憶
領域と電流読み出し領域が縦型に集積化された小面積の
メモリセルであり、大容量のメモリに適している。メモ
リセルの動作は、書き込み動作時に、ｐチャネルＭＯ８
ＦＦｉＴを導通させて、基板から電荷を注入するか、基
板へ掃き出すかによって、２値情報のいずれか一方を書
き込み、読み出し動作時には、ｎチャンネルＭＯ８ＦＥ
Ｔを用いて、電流読み出しを行なう。つまり、記憶電荷
量に応じて、読み出し電流が変わり、この電流値の差を
検知することによって、２値情報の弁別が行なわれる。
して、高性能の集積回路を実現しようという試みがある
。例えば、メモリの一例として、１９７８年２月に開催
されたアイ・イー・イー・イー・インターナショナル・
ソリッドステート・サーキッツ・コンファレンス（１９
７８ＩＦｉＥＥ ＩＮ−ＴＦｉＲＮＡＴＩＯＮＡＬ ８
０ＬＩＤ−８ＴＡＴＥＣＩＲＣＵＩＴ８ＣＯＮＦＥＲＢ
ＮＣＥ ）のダイジェスト・オブ・テクニカル・ペーパ
ーズ（ｌ８ＳＣＣＤＩＧＥＳＴ ０ＦＴＦｉＣＨＮＩＣ
ＡＬ ＰＡＰＥＲ８）の第２４〜２５頁（１９７８年２
月会議時に同時頒布）に所載された［層状電荷メモリ（
” ５ｔｒａｔｌｆｌｅｄ ＣｈａｒｇｅＭｅｍｏｒｙ
”）」と題するアープ（Ｄ、Ｍ、 Ｂｒｂ ）氏の論文
がある。この論文に述べられたメモリセルは、電荷記憶
領域と電流読み出し領域が縦型に集積化された小面積の
メモリセルであり、大容量のメモリに適している。メモ
リセルの動作は、書き込み動作時に、ｐチャネルＭＯ８
ＦＦｉＴを導通させて、基板から電荷を注入するか、基
板へ掃き出すかによって、２値情報のいずれか一方を書
き込み、読み出し動作時には、ｎチャンネルＭＯ８ＦＥ
Ｔを用いて、電流読み出しを行なう。つまり、記憶電荷
量に応じて、読み出し電流が変わり、この電流値の差を
検知することによって、２値情報の弁別が行なわれる。
しかし、このセルの駆動にはｐチャネルＭＯ８ＦＥＴと
ｎチャネ／Ｌ／ＭＯ８ＦＦ１Ｔとの逆極性のＭＯＳ Ｆ
ＥＴを駆動させるために、基準電圧、ｎチャネルＭＯ８
ＩＴの閾値電圧以上の電圧（正電圧）、ｐチャネルＭＯ
８ＦＦＩＴの閾値電圧以下の電圧（負電圧）を３値レベ
ルとするクロックが必要となる。
ｎチャネ／Ｌ／ＭＯ８ＦＦ１Ｔとの逆極性のＭＯＳ Ｆ
ＥＴを駆動させるために、基準電圧、ｎチャネルＭＯ８
ＩＴの閾値電圧以上の電圧（正電圧）、ｐチャネルＭＯ
８ＦＦＩＴの閾値電圧以下の電圧（負電圧）を３値レベ
ルとするクロックが必要となる。
単一電源回路内部において用いられる３値レベルクロツ
ク発生回路の従来例は、１９８１年２月に開催されたア
イ・イー・イー・イー・コンピューター ソサイアティ
インターナシ曹ナル コンファレンス（ＩＥＥＥ Ｃ
ＯＭＰＵＴＦｄＬ ８０ＣＩＥＴＹＩＮＴＥＲＮＡＴＩ
ＯＮＡＬ Ｃ０ＮＦＩｉ）ＲＥＮＣＥ）のダイジ
ウェスト オブ ペーパーズ ブイ エル ニスアイ
−ｙ７プ：Ｉ７ ８１ （ｄｌｇｅｓｔ ｏｆ ｐａ
ｐｅｒｓＶＬＳＩ ＣＯＭＰＣＯＮ ８１ ’） （７
）第１９４〜２０８頁（１９８１年２月会議時に同時頒
布）に所載された「最近の多値レベル回路じＲＥＣＥＮ
Ｔ ＭＵＬＴＩ−ＶＡＬＵＥＤ ＣＩＲＣＵＩＴ８”）
」とｌｌｉするダオ（Ｔｉｃｈ Ｔ、Ｄｉｏ ）氏の
論文に述べられている。
ク発生回路の従来例は、１９８１年２月に開催されたア
イ・イー・イー・イー・コンピューター ソサイアティ
インターナシ曹ナル コンファレンス（ＩＥＥＥ Ｃ
ＯＭＰＵＴＦｄＬ ８０ＣＩＥＴＹＩＮＴＥＲＮＡＴＩ
ＯＮＡＬ Ｃ０ＮＦＩｉ）ＲＥＮＣＥ）のダイジ
ウェスト オブ ペーパーズ ブイ エル ニスアイ
−ｙ７プ：Ｉ７ ８１ （ｄｌｇｅｓｔ ｏｆ ｐａ
ｐｅｒｓＶＬＳＩ ＣＯＭＰＣＯＮ ８１ ’） （７
）第１９４〜２０８頁（１９８１年２月会議時に同時頒
布）に所載された「最近の多値レベル回路じＲＥＣＥＮ
Ｔ ＭＵＬＴＩ−ＶＡＬＵＥＤ ＣＩＲＣＵＩＴ８”）
」とｌｌｉするダオ（Ｔｉｃｈ Ｔ、Ｄｉｏ ）氏の
論文に述べられている。
しかし、この論文の中で述べられている３値レベルクロ
ツク発生回路は、電源電圧ＶＤＤと接地電圧０■との間
に、第３の中間電圧を発生させ、電源電圧■ＤＤ、中間
電圧、接地電圧ＯＶを３値とするクロック発生回路であ
る。前記した層状電荷メモリを動作させるには、電源電
圧ＶＤＤと同極性の電圧と接地電圧Ｏｖ以外に、逆極性
の第３のレベルを発生させて、クロック動作させる必要
がある点で、従来回路は不十分な３値レベルクロツク発
生回路であった。
ツク発生回路は、電源電圧ＶＤＤと接地電圧０■との間
に、第３の中間電圧を発生させ、電源電圧■ＤＤ、中間
電圧、接地電圧ＯＶを３値とするクロック発生回路であ
る。前記した層状電荷メモリを動作させるには、電源電
圧ＶＤＤと同極性の電圧と接地電圧Ｏｖ以外に、逆極性
の第３のレベルを発生させて、クロック動作させる必要
がある点で、従来回路は不十分な３値レベルクロツク発
生回路であった。
本発明の目的は、単一電源動作の集積回路内で動作し、
しかも、電源電圧と逆極性を有する３値レベルクロツク
発生回路を提供することにある。
しかも、電源電圧と逆極性を有する３値レベルクロツク
発生回路を提供することにある。
本発明の他の目的は、集積回路内に中間電圧発生回路を
有しない３値レベルクロツク発生回路を提供することに
ある。
有しない３値レベルクロツク発生回路を提供することに
ある。
本発明の３値レベルクロツク発生回路は、ソースを第１
の電源線にドレインを出力端子にそれぞれ接続した第１
導電型のＭＩ８電界効果トランジスタと、ドレインを出
力端子にソースを第２の電源線にそれぞれ接続した第２
導電型のＭＩ８電界効果トランジスタと、前記出力端子
と第１のクロック線とを結合する第１の結合コンデンサ
と、前記第１導電型及び第２導電型のＭＩＳ電界効果ト
ランジスタのゲートに、それぞれ、前記第２の電源線の
電圧から見て第１の電源線の電圧およびこれと同極性の
電圧を２値レベルとするクロック信号を与える手段と、
前記第２導電型のＭＩ８電界効果トランジスタのゲート
と第２のクロック線とを結合する第２の結合コンデンサ
とを含み、しかも前記第２の電源線の電圧から見て、そ
れぞれ、第１の電源線の電圧と同極性の第１の電圧レベ
ル、第２の電源線の電圧と同じ第２の電圧レベル、第１
の電源線の電圧と逆極性の第３の電圧レベル及び前記第
２の電圧レベルを順々に前記出力端子に出力する手段を
含んで構成することを特徴とする特以下、本発明をより
よく理解するために、実施例を用いて詳述する。第１図
は本発明の一実施例を示す。ここで、第１の導電型とし
てｐ型を、第２の導電型としてｎ型を用いる。ｐチャネ
ルＭＯ８ＦＥＴＱ１は、ソースが第１の電源線である５
ｖ電源線（電源電圧ｖＤＤ）に、ドレインが出力端子Ｎ
１に、ゲートがＭＯＳ ＦＥＴ Ｑ １駆動用のクロッ
ク（φ３）信号線に、それぞれ接続している。ｎチャネ
ルＭＯ８ＦＥＴＱ２は、ドレインが出力端子Ｎ１に、ソ
ースが第２の電源線である電圧Ｏｖの接地線ＧＮＤに、
ゲートが節点Ｎ２に、それぞれ接続している。出力端子
Ｎ１は、第１の結合コンデンサＣ１を介して、第１のク
ロック（φ１）信号線に接続し、節点Ｎ２は、第２の結
合コンデンサＣ２を介して、第２のクロック（φ２）信
号線に接続している。ｎチャネルＭＯ８ＦＥＴ Ｑ ３
は、ド４ レインが節点Ｎ２に、ソースがＭＯ
Ｓ ＦＥＴ Ｑ ２駆動用クロツク（φ４）信号線に、
ゲートがクロック（φ５）信号線に、それぞれ接続して
いる。
の電源線にドレインを出力端子にそれぞれ接続した第１
導電型のＭＩ８電界効果トランジスタと、ドレインを出
力端子にソースを第２の電源線にそれぞれ接続した第２
導電型のＭＩ８電界効果トランジスタと、前記出力端子
と第１のクロック線とを結合する第１の結合コンデンサ
と、前記第１導電型及び第２導電型のＭＩＳ電界効果ト
ランジスタのゲートに、それぞれ、前記第２の電源線の
電圧から見て第１の電源線の電圧およびこれと同極性の
電圧を２値レベルとするクロック信号を与える手段と、
前記第２導電型のＭＩ８電界効果トランジスタのゲート
と第２のクロック線とを結合する第２の結合コンデンサ
とを含み、しかも前記第２の電源線の電圧から見て、そ
れぞれ、第１の電源線の電圧と同極性の第１の電圧レベ
ル、第２の電源線の電圧と同じ第２の電圧レベル、第１
の電源線の電圧と逆極性の第３の電圧レベル及び前記第
２の電圧レベルを順々に前記出力端子に出力する手段を
含んで構成することを特徴とする特以下、本発明をより
よく理解するために、実施例を用いて詳述する。第１図
は本発明の一実施例を示す。ここで、第１の導電型とし
てｐ型を、第２の導電型としてｎ型を用いる。ｐチャネ
ルＭＯ８ＦＥＴＱ１は、ソースが第１の電源線である５
ｖ電源線（電源電圧ｖＤＤ）に、ドレインが出力端子Ｎ
１に、ゲートがＭＯＳ ＦＥＴ Ｑ １駆動用のクロッ
ク（φ３）信号線に、それぞれ接続している。ｎチャネ
ルＭＯ８ＦＥＴＱ２は、ドレインが出力端子Ｎ１に、ソ
ースが第２の電源線である電圧Ｏｖの接地線ＧＮＤに、
ゲートが節点Ｎ２に、それぞれ接続している。出力端子
Ｎ１は、第１の結合コンデンサＣ１を介して、第１のク
ロック（φ１）信号線に接続し、節点Ｎ２は、第２の結
合コンデンサＣ２を介して、第２のクロック（φ２）信
号線に接続している。ｎチャネルＭＯ８ＦＥＴ Ｑ ３
は、ド４ レインが節点Ｎ２に、ソースがＭＯ
Ｓ ＦＥＴ Ｑ ２駆動用クロツク（φ４）信号線に、
ゲートがクロック（φ５）信号線に、それぞれ接続して
いる。
第１図の本発明の実施例の回路動作を、第２図に示す動
作波形を用いて説明する。時刻ｔｏからｔｌまでのリセ
ット状態では、クロックφ４．φ５と節点Ｎ２の電圧が
高レベルにあり、同時にクロックφ３の電圧も高レベル
にあるので、ＭＯＳ ＦＥＴＱ２は導通し、ＭＯＳ Ｆ
ＥＴＱｌは非導通になるので、出力端子Ｎ１の電圧はＯ
ｖの接地電圧となる。
作波形を用いて説明する。時刻ｔｏからｔｌまでのリセ
ット状態では、クロックφ４．φ５と節点Ｎ２の電圧が
高レベルにあり、同時にクロックφ３の電圧も高レベル
にあるので、ＭＯＳ ＦＥＴＱ２は導通し、ＭＯＳ Ｆ
ＥＴＱｌは非導通になるので、出力端子Ｎ１の電圧はＯ
ｖの接地電圧となる。
時刻ｔ１で、クロックφ４の電圧を高レベルからＯＶに
下げて、節点Ｎ２の電圧をＯｖにし、時刻ｔ！で、クロ
ックφ３の電圧を高レベルからｏｖに下げろと、ＭＯＳ
ＦＩＴ Ｑ ２は非導通に、ＭＯＳ ＦＢ’ｌ’Ｑ１
は導通になるので、出力端子Ｎ１の電圧は高レベルに上
がる。次に、時刻ｔ、で、クロックφ３の電圧をＯｖか
ら高レベルに上げ、時刻ｔ４で、クロックφ４の電圧を
０■から高レベルへ上げると、節点Ｎ２の電圧が高レベ
ルになるので、ＭＯ８ＦＥＴＱＩは非導通に、ＭＯＳ
ＦＥＴ Ｑ ２は導通になり、出力端子Ｎ１の電圧は０
■に下がる。次に、時、刻ｔ、で、クロックφ４を高レ
ベルからｏｖに下げて、節点Ｎ２の電圧をＯｖにし、時
刻ｔ６で、クロックφ５を高レベルからＯｖに下げると
、ＭＯＳ −ＦＥＴＱ３は非導通になり、節点
Ｎ２の電圧はＯＶのフローティング状態となる。この時
、ＭＯ８ＦＥＴＱ２は非導通になる。そこで、時刻ｔ、
で、クロックφ２を高レベルからＯｖに下げると１節点
Ｎ２の電圧は、結合コンデンサＣ２による容量結合によ
って、低しベノビ（負電圧）に下がる。いま、ｎｆヤネ
ＪｖＭＯ８ＦＢＴＱ２及びＱ３（７）閾値電圧がともに
Ｖｔｈｎであるとすると、節点Ｎ２の低レベルの電圧は
、それが負電圧−ｖｔｈｎ以下になろうとすると、 Ｍ
Ｏ８ＦＦｌｉＴ Ｑ ３が導通ずるので、負電圧−Ｖｔ
ｈｎで落ち着く。次に、時刻ｔ８で、クロッ外φ１を高
レベルからＯｖに下げると、出力端子Ｎ１の電圧は、結
合コンデンサＣ１による容量結合によって、低レベル（
負電圧）に下カル。
下げて、節点Ｎ２の電圧をＯｖにし、時刻ｔ！で、クロ
ックφ３の電圧を高レベルからｏｖに下げろと、ＭＯＳ
ＦＩＴ Ｑ ２は非導通に、ＭＯＳ ＦＢ’ｌ’Ｑ１
は導通になるので、出力端子Ｎ１の電圧は高レベルに上
がる。次に、時刻ｔ、で、クロックφ３の電圧をＯｖか
ら高レベルに上げ、時刻ｔ４で、クロックφ４の電圧を
０■から高レベルへ上げると、節点Ｎ２の電圧が高レベ
ルになるので、ＭＯ８ＦＥＴＱＩは非導通に、ＭＯＳ
ＦＥＴ Ｑ ２は導通になり、出力端子Ｎ１の電圧は０
■に下がる。次に、時、刻ｔ、で、クロックφ４を高レ
ベルからｏｖに下げて、節点Ｎ２の電圧をＯｖにし、時
刻ｔ６で、クロックφ５を高レベルからＯｖに下げると
、ＭＯＳ −ＦＥＴＱ３は非導通になり、節点
Ｎ２の電圧はＯＶのフローティング状態となる。この時
、ＭＯ８ＦＥＴＱ２は非導通になる。そこで、時刻ｔ、
で、クロックφ２を高レベルからＯｖに下げると１節点
Ｎ２の電圧は、結合コンデンサＣ２による容量結合によ
って、低しベノビ（負電圧）に下がる。いま、ｎｆヤネ
ＪｖＭＯ８ＦＢＴＱ２及びＱ３（７）閾値電圧がともに
Ｖｔｈｎであるとすると、節点Ｎ２の低レベルの電圧は
、それが負電圧−ｖｔｈｎ以下になろうとすると、 Ｍ
Ｏ８ＦＦｌｉＴ Ｑ ３が導通ずるので、負電圧−Ｖｔ
ｈｎで落ち着く。次に、時刻ｔ８で、クロッ外φ１を高
レベルからＯｖに下げると、出力端子Ｎ１の電圧は、結
合コンデンサＣ１による容量結合によって、低レベル（
負電圧）に下カル。
出力端子Ｎ１の低レベルの電圧は、負電圧−２ｖｔｈｎ
以下になると、ＭＯＳ ＦＥＴＱ２が導通するので、負
電圧−２Ｖｔｈｎで落ち着く。次に、時刻ｔ。
以下になると、ＭＯＳ ＦＥＴＱ２が導通するので、負
電圧−２Ｖｔｈｎで落ち着く。次に、時刻ｔ。
で、クロックφ４．φ５をＯｖから高レベルに上げると
、節点Ｎ２の電圧は高レベルに上がり、Ｍ２Ｓ ＦＦ１
Ｔ Ｑ ２が導通するので、出力端子Ｎ１の電圧は、再
び、Ｏｖに上がる。その後、時刻ｔ、。
、節点Ｎ２の電圧は高レベルに上がり、Ｍ２Ｓ ＦＦ１
Ｔ Ｑ ２が導通するので、出力端子Ｎ１の電圧は、再
び、Ｏｖに上がる。その後、時刻ｔ、。
で、クロックφ１．φ２をＯｖから高レベルに上げて１
時刻ｔｏのリセット状態に戻る。これ以降は、再び１時
刻１ｏからｔｉｏまで、同じ動作をくり返すことによっ
て、出力端子Ｎ１の電圧は、正電圧、Ｏｖ、負電圧の３
値レベルクロツクとして動作することができる。尚、本
実施例ではクロックφｌとφ２を別々の信号線として示
したが、と 〜れらの線を同一のクロック信号線
として動作させでも、同様の３値レベルクロツクを発生
させることができる。
時刻ｔｏのリセット状態に戻る。これ以降は、再び１時
刻１ｏからｔｉｏまで、同じ動作をくり返すことによっ
て、出力端子Ｎ１の電圧は、正電圧、Ｏｖ、負電圧の３
値レベルクロツクとして動作することができる。尚、本
実施例ではクロックφｌとφ２を別々の信号線として示
したが、と 〜れらの線を同一のクロック信号線
として動作させでも、同様の３値レベルクロツクを発生
させることができる。
以上の説明から明らかなように、本実施例の３値レベル
クロツク発生回路は、ダイナミック動作に基づいている
ので、消費電流は、出力端子Ｎ１及び節点Ｎ２の充放電
に要する以外無視できるので、低消費電力の３値レベル
クロツク発生回路が実現できる。尚、本実施例を単一電
源動作の集積回路内で作るためには、基板と出力端子Ｎ
１とが常ｉこ逆バイアス状態になるように、ｎチャネル
ＭＯ８ＦＥＴの基板電圧は一２■ｔｈｎ以下の負電圧に
保持しなければならないが、これは、従来からある基板
バイアス発生回路を集積回路内に内蔵することによって
、容易に実現できる。
クロツク発生回路は、ダイナミック動作に基づいている
ので、消費電流は、出力端子Ｎ１及び節点Ｎ２の充放電
に要する以外無視できるので、低消費電力の３値レベル
クロツク発生回路が実現できる。尚、本実施例を単一電
源動作の集積回路内で作るためには、基板と出力端子Ｎ
１とが常ｉこ逆バイアス状態になるように、ｎチャネル
ＭＯ８ＦＥＴの基板電圧は一２■ｔｈｎ以下の負電圧に
保持しなければならないが、これは、従来からある基板
バイアス発生回路を集積回路内に内蔵することによって
、容易に実現できる。
本発明は、何も第１図の実施例に限定されるものではな
く、第１図の実施例において、トランスファーゲートの
ＭＯＳ ＦＥＴＱ３の代りに、ダイナミック動作を行な
うインバータ回路を用いることもできる。つまり、 Ｍ
ＯＳ ＦＦ１ｉＴ Ｑ １及びＱ２のゲートへの印加電
圧が、それぞれ、第２図１こ示されたクロックφ３及び
節点Ｎ２の電圧波形に等しければ、クロックφ３及び節
点Ｎ２に２値の信号を与える手段として、従来回路が自
由に使える。
く、第１図の実施例において、トランスファーゲートの
ＭＯＳ ＦＥＴＱ３の代りに、ダイナミック動作を行な
うインバータ回路を用いることもできる。つまり、 Ｍ
ＯＳ ＦＦ１ｉＴ Ｑ １及びＱ２のゲートへの印加電
圧が、それぞれ、第２図１こ示されたクロックφ３及び
節点Ｎ２の電圧波形に等しければ、クロックφ３及び節
点Ｎ２に２値の信号を与える手段として、従来回路が自
由に使える。
以上の説明から明らかなように、本発明の３値レベルク
ロツク発生回路は、単一電源で動作する集積回路内で作
ることができ、しかも、正電圧。
ロツク発生回路は、単一電源で動作する集積回路内で作
ることができ、しかも、正電圧。
接地電圧０■、負電圧の３値レベルクロツクを発（、生
す６員が７き６・し７゛も・角筒１を結合°７デンサに
よる容量結合によって作るために、直流電流は流れず、
消費電力の非常に少ない３値レベルクロツク発生回路が
実現できる。
す６員が７き６・し７゛も・角筒１を結合°７デンサに
よる容量結合によって作るために、直流電流は流れず、
消費電力の非常に少ない３値レベルクロツク発生回路が
実現できる。
また本発明ではＭＯＳ １Ｔに限らず、一般にＭＩ８
ＦＥＴであれば用いることができる。
ＦＥＴであれば用いることができる。
第１図は本発明の一実施例を示す３値レベルクロツク発
生回路の回路図であり、第２図は第１図の動作を説明す
るための波形図である。 図中の符号で、Ｑｌ〜Ｑ３・・・・・・ＭＯＳ ＦＥＴ
。 ＣＩ、Ｃ２・・・・・・結合コンデンサ、φ１〜φ５・
・曲クロック、Ｎｌ・・・・・・出力端子、Ｎ２・・・
・・・回路の節点、ｖＤＤ・・・・・・電源電圧、ＧＮ
Ｄ・・・・・接地電圧（ＯＶ）、ｔ（１”’１Ｇ・・・
・・・時刻、をそれぞれ示す。 譚１圀 療Ｚ児
生回路の回路図であり、第２図は第１図の動作を説明す
るための波形図である。 図中の符号で、Ｑｌ〜Ｑ３・・・・・・ＭＯＳ ＦＥＴ
。 ＣＩ、Ｃ２・・・・・・結合コンデンサ、φ１〜φ５・
・曲クロック、Ｎｌ・・・・・・出力端子、Ｎ２・・・
・・・回路の節点、ｖＤＤ・・・・・・電源電圧、ＧＮ
Ｄ・・・・・接地電圧（ＯＶ）、ｔ（１”’１Ｇ・・・
・・・時刻、をそれぞれ示す。 譚１圀 療Ｚ児
Claims (1)
- ソースを第１の電源線にドレインを出力端子にそれぞれ
接続した第１導電型のＭＩ８電界効果トランジスタと、
ドレインを出力端子にソースを第２の電源線にそれぞれ
接続した第２導電型のＭＩＳ電界効果トランジスタと、
前記出力端子と第１のクロック線とを結合する第１の結
合コンデンサと、前記第１導電型及び第２導電型のＭＩ
８電界効果トランジスタのゲートに、それぞれ、前記第
２の電源線の電圧から見て第１の電源線の電圧およびこ
れと同極性の電圧を２値レベルとするクロック信号を与
える手段と、前記第２導電型のＭＩＳｔＩＩＬ界効果ト
ランジスタのゲートと第２のクロック線とを結合する第
２の結合コンデンサとを含み、しかも前記第２の電源線
の電圧から見て、それぞれ、第１の電源線の電圧と同極
性の第１の電圧レベル、第２の電源線の電圧と同じ第２
の電圧レベル、第１の電源線の電圧と逆極性の第３の電
圧レベル及び前記第２の電圧レベルを順々に前記出力端
子に出力する手段を含んで構成することを特徴とする３
値しベルクロック発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57107815A JPS58223916A (ja) | 1982-06-23 | 1982-06-23 | ３値レベルクロツク発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57107815A JPS58223916A (ja) | 1982-06-23 | 1982-06-23 | ３値レベルクロツク発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58223916A true JPS58223916A (ja) | 1983-12-26 |
| JPH0459807B2 JPH0459807B2 (ja) | 1992-09-24 |
Family
ID=14468730
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57107815A Granted JPS58223916A (ja) | 1982-06-23 | 1982-06-23 | ３値レベルクロツク発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58223916A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100787326B1 (ko) | 2005-10-26 | 2007-12-21 | 산요덴키가부시키가이샤 | 3치 펄스 발생 회로 |
-
1982
- 1982-06-23 JP JP57107815A patent/JPS58223916A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100787326B1 (ko) | 2005-10-26 | 2007-12-21 | 산요덴키가부시키가이샤 | 3치 펄스 발생 회로 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0459807B2 (ja) | 1992-09-24 |
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