JPH0422051B2 - - Google Patents
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- JPH0422051B2 JPH0422051B2 JP57132608A JP13260882A JPH0422051B2 JP H0422051 B2 JPH0422051 B2 JP H0422051B2 JP 57132608 A JP57132608 A JP 57132608A JP 13260882 A JP13260882 A JP 13260882A JP H0422051 B2 JPH0422051 B2 JP H0422051B2
- Authority
- JP
- Japan
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- voltage
- level
- field effect
- effect transistor
- power supply
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- 230000008878 coupling Effects 0.000 claims description 21
- 238000010168 coupling process Methods 0.000 claims description 21
- 238000005859 coupling reaction Methods 0.000 claims description 21
- 230000005669 field effect Effects 0.000 claims description 17
- 239000003990 capacitor Substances 0.000 claims description 12
- 230000015654 memory Effects 0.000 description 8
- 239000000758 substrate Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 238000007599 discharging Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
本発明は３値レベルクロツク発生回路に関し、
特に、絶縁ゲート型電界効果トランジスタ、主と
して、MOS電界効果トランジスタ（以下
MOSFETと呼ぶ。）によつて構成された３値レ
ベルクロツク発生回路に関するものである。
特に、絶縁ゲート型電界効果トランジスタ、主と
して、MOS電界効果トランジスタ（以下
MOSFETと呼ぶ。）によつて構成された３値レ
ベルクロツク発生回路に関するものである。
MOS FETを用いた回路は、デイジタルある
いはアナログ回路のいずれにおいても単一電源動
作が望まれ、特に、5V単一電源動作の集積回路
が広範に用いられている。5V単一電源動作の集
積回路とは、電源電圧VDDとして5Vを用い、接地
電圧GNDとして0Vを用いて動作する回路を言
う。
いはアナログ回路のいずれにおいても単一電源動
作が望まれ、特に、5V単一電源動作の集積回路
が広範に用いられている。5V単一電源動作の集
積回路とは、電源電圧VDDとして5Vを用い、接地
電圧GNDとして0Vを用いて動作する回路を言
う。
ところで、単一電源動作の集積回路とともに、
３値レベルクロツクを用いたメモリや論理回路を
集積化して、高性能の集積回路を実現しようとい
う試みがある。例えば、メモリの一例として、
1978年２月に開催されたアイ・イー・イー・イ
ー・インターナシヨナル・ソリツドステート・サ
ーキツツ・コンフアレンス（1978IEEE IN−
TERNATIONAL SOLID−STATE
CIRCUITS CONFERENCE）のダイジエスト・
オブ・テクニカル・ペーパーズ（ISSCC
DIGEST OF TECHNICAL PAPERS）の第24
〜25頁（1978年２月会議時に同時領布）に所載さ
れた「層状電荷メモリ（“Stratified Charge
Memory”）」と題するアーブ（D.M.Erd）氏の論
文がある。この論文に述べられたメモリセルは、
電荷記憶領域と電流読み出し領域が縦型に集積化
された小面積のメモリセルであり、大容量のメモ
リに適している。メモリセルの動作は、書き込み
動作時に、ｐチヤネルMOS FETを導通させて、
基板から電荷を注入するか、基板へ掃き出すかに
よつて、２値情報のいずれか一方を書き込み、読
み出し動作時には、ｎチヤネルMOS FETを用
いて、電流読み出しを行なう。つまり、記憶電荷
量に応じて、読み出し電流が変わり、この電流値
の差を検知することによつて、２値情報の弁別が
行なわれる。しかし、このセルの駆動にはｐチヤ
ネルMOS FETとｎチヤネルMOS FETとの逆
極性のMOS FETを駆動させるために、基準電
圧、ｎチヤネルMOS FETの閾値電圧以上の電
圧（正電圧）、ｐチヤネルMOS FETの閾値電圧
以下の電圧（負電圧）を３値レベルとするクロツ
クが必要となる。
３値レベルクロツクを用いたメモリや論理回路を
集積化して、高性能の集積回路を実現しようとい
う試みがある。例えば、メモリの一例として、
1978年２月に開催されたアイ・イー・イー・イ
ー・インターナシヨナル・ソリツドステート・サ
ーキツツ・コンフアレンス（1978IEEE IN−
TERNATIONAL SOLID−STATE
CIRCUITS CONFERENCE）のダイジエスト・
オブ・テクニカル・ペーパーズ（ISSCC
DIGEST OF TECHNICAL PAPERS）の第24
〜25頁（1978年２月会議時に同時領布）に所載さ
れた「層状電荷メモリ（“Stratified Charge
Memory”）」と題するアーブ（D.M.Erd）氏の論
文がある。この論文に述べられたメモリセルは、
電荷記憶領域と電流読み出し領域が縦型に集積化
された小面積のメモリセルであり、大容量のメモ
リに適している。メモリセルの動作は、書き込み
動作時に、ｐチヤネルMOS FETを導通させて、
基板から電荷を注入するか、基板へ掃き出すかに
よつて、２値情報のいずれか一方を書き込み、読
み出し動作時には、ｎチヤネルMOS FETを用
いて、電流読み出しを行なう。つまり、記憶電荷
量に応じて、読み出し電流が変わり、この電流値
の差を検知することによつて、２値情報の弁別が
行なわれる。しかし、このセルの駆動にはｐチヤ
ネルMOS FETとｎチヤネルMOS FETとの逆
極性のMOS FETを駆動させるために、基準電
圧、ｎチヤネルMOS FETの閾値電圧以上の電
圧（正電圧）、ｐチヤネルMOS FETの閾値電圧
以下の電圧（負電圧）を３値レベルとするクロツ
クが必要となる。
単一電源回路内部において用いられる３値レベ
ルクロツク発生回路の従来例は、1981年２月に開
催されたアイ・イー・イー・イー コンピユータ
ー ソサイアテイ インターナシヨナル コンフ
アレンス（IEEE COMPUTER SOCIETY
INTERNATIONAL CONFERENCE）のダイ
ジエスト オブ ペーパーズ ブイ エル エス
アイ コンプコン 81（digest of papers
VLSI COMPCON 81）の第194〜208頁（1981年
２月会議時に同時領布）に所載された「最近の多
値レベル回路（“RECENT MULTI−VALUED
CIRCUITS”）」と題するダオ（Tich T.Dao）氏
の論文に述べられている。しかし、この論文の中
で述べられている３値レベルクロツク発生回路
は、電源電圧VDDと接地電圧0Vとの間に、第３の
中間電圧を発生させ、電源電圧VDD、中間電圧、
接地電圧0Vを３値とするクロツク発生回路であ
る。前記した層状電荷メモリを動作させるには、
電源電圧VDDと同極性の電圧と接地電圧0V以外
に、逆極性の第３のレベルを発生させて、クロツ
ク動作させる必要がある点で、従来回路は不十分
な３値レベルクロツク発生回路であつた。
ルクロツク発生回路の従来例は、1981年２月に開
催されたアイ・イー・イー・イー コンピユータ
ー ソサイアテイ インターナシヨナル コンフ
アレンス（IEEE COMPUTER SOCIETY
INTERNATIONAL CONFERENCE）のダイ
ジエスト オブ ペーパーズ ブイ エル エス
アイ コンプコン 81（digest of papers
VLSI COMPCON 81）の第194〜208頁（1981年
２月会議時に同時領布）に所載された「最近の多
値レベル回路（“RECENT MULTI−VALUED
CIRCUITS”）」と題するダオ（Tich T.Dao）氏
の論文に述べられている。しかし、この論文の中
で述べられている３値レベルクロツク発生回路
は、電源電圧VDDと接地電圧0Vとの間に、第３の
中間電圧を発生させ、電源電圧VDD、中間電圧、
接地電圧0Vを３値とするクロツク発生回路であ
る。前記した層状電荷メモリを動作させるには、
電源電圧VDDと同極性の電圧と接地電圧0V以外
に、逆極性の第３のレベルを発生させて、クロツ
ク動作させる必要がある点で、従来回路は不十分
な３値レベルクロツク発生回路であつた。
本発明の目的は、単一電源動作の集積回路内で
動作し、しかも、電源電圧と逆極性を有する３値
レベルクロツク発生回路を提供することにある。
本発明の他の目的は、集積回路内に中間電圧発生
回路を有しない３値レベルクロツク発生回路を提
供することにある。
動作し、しかも、電源電圧と逆極性を有する３値
レベルクロツク発生回路を提供することにある。
本発明の他の目的は、集積回路内に中間電圧発生
回路を有しない３値レベルクロツク発生回路を提
供することにある。
本発明の３値レベルクロツク発生回路は、ソー
スを第１の電源線にドレインを出力端子にそれぞ
れ接続した第１導電型のMIS電界効果トランジス
タと、ドレインを前記出力端子にソースを第２の
電源線にそれぞれ接続した第２導電型のMIS電界
効果トランジスタと、前記出力端子と容量結合用
クロツク線とを結合する第１の結合コンデンサ
と、前記第２導電型のMIS電界効果トランジスタ
のゲートと前記出力端子とを結合する第２の結合
コンデンサとから少なくとも構成され、前記第１
及び第２の導電型のMIS電界効果トランジスタの
ゲートに第２の電源線の電圧を印加することによ
り第１の電源線の電圧と同極性の第１の電圧レベ
ルを出力し、前記第１及び第２の導電型のMIS電
界効果トランジスタのゲートに第１の電源線の電
圧を印加することにより第２の電源線の電圧と同
じ第２の電圧レベルを出力し、該第２の電圧レベ
ルを出力した後に前記第２導電型のMIS電界効果
トランジスタのゲートを浮遊状態に保持した状態
で前記容量結合用クロツク線の電圧を高レベレか
ら低レベルに落すことにより第１の電源線の電圧
と逆極性の第３の電圧レベルを出力することを特
徴とする。
スを第１の電源線にドレインを出力端子にそれぞ
れ接続した第１導電型のMIS電界効果トランジス
タと、ドレインを前記出力端子にソースを第２の
電源線にそれぞれ接続した第２導電型のMIS電界
効果トランジスタと、前記出力端子と容量結合用
クロツク線とを結合する第１の結合コンデンサ
と、前記第２導電型のMIS電界効果トランジスタ
のゲートと前記出力端子とを結合する第２の結合
コンデンサとから少なくとも構成され、前記第１
及び第２の導電型のMIS電界効果トランジスタの
ゲートに第２の電源線の電圧を印加することによ
り第１の電源線の電圧と同極性の第１の電圧レベ
ルを出力し、前記第１及び第２の導電型のMIS電
界効果トランジスタのゲートに第１の電源線の電
圧を印加することにより第２の電源線の電圧と同
じ第２の電圧レベルを出力し、該第２の電圧レベ
ルを出力した後に前記第２導電型のMIS電界効果
トランジスタのゲートを浮遊状態に保持した状態
で前記容量結合用クロツク線の電圧を高レベレか
ら低レベルに落すことにより第１の電源線の電圧
と逆極性の第３の電圧レベルを出力することを特
徴とする。
以下、本発明をよりよく理解するために、実施
例を用いて詳述する。第１図は本発明の一実施例
を示す。ここで、第１の導電型としてｐ型を、第
２の導電型としてｎ型を用いる。ｐチヤネル
MOS FETQ1は、ソースが第１の電源線である
5V電源線（電源電圧VDD）に、ドレインが出力端
子N1に、ゲートがMOS FETQ1駆動用クロツク
（φ2）信号線に、それぞれ接続している。ｎチヤ
ネルMOS FETQ2は、ドレインが出力端子N1に、
ソースが第２の電源線である0V接地線（電圧
GND）に、ゲートが節点N2に、それぞれ接続し
ている。出力端子N1は、第１の結合コンデンサ
C1を介して、第１のクロツク（φ1）信号線に接
続し、節点N2は、第２の結合コンデンサC2を介
して、前記出力端子N2に接続している。ｎチヤ
ネルMOS FETQ3は、ドレインが節点N2に、ソ
ースがMOS FETQ2駆動用クロツク（φ3）信号
線に、ゲートがクロツク（φ4）信号線に、それ
ぞれ接続している。
例を用いて詳述する。第１図は本発明の一実施例
を示す。ここで、第１の導電型としてｐ型を、第
２の導電型としてｎ型を用いる。ｐチヤネル
MOS FETQ1は、ソースが第１の電源線である
5V電源線（電源電圧VDD）に、ドレインが出力端
子N1に、ゲートがMOS FETQ1駆動用クロツク
（φ2）信号線に、それぞれ接続している。ｎチヤ
ネルMOS FETQ2は、ドレインが出力端子N1に、
ソースが第２の電源線である0V接地線（電圧
GND）に、ゲートが節点N2に、それぞれ接続し
ている。出力端子N1は、第１の結合コンデンサ
C1を介して、第１のクロツク（φ1）信号線に接
続し、節点N2は、第２の結合コンデンサC2を介
して、前記出力端子N2に接続している。ｎチヤ
ネルMOS FETQ3は、ドレインが節点N2に、ソ
ースがMOS FETQ2駆動用クロツク（φ3）信号
線に、ゲートがクロツク（φ4）信号線に、それ
ぞれ接続している。
第１図の本発明の実施例の回路動作を、第２図
に示す動作波形を用いて説明する。時刻t0からt1
までのリセツト状態では、クロツクφ3，φ4が高
レベルでFETQ3が導通して節点N2の電圧が高レ
ベルにあり、同時にクロツクφ2の電圧も高レベ
ルにあるので、FETQ1は導通せず、FETQ2は導
通して出力端子N1の電圧は0Vの接地電圧とな
る。時刻t1で、クロツクφ3の電圧を高レベルから
0Vに下げて、節点N2の電圧を0Vにし、FETQ2
を非導通とし、時刻t2で、クロツクφ2の電圧を高
レベルから0Vに下げると、FETQ1が導通して出
力端子N1の電圧は高レベルに上がる。次に、時
刻t3で、クロツクφ2の電圧を0Vから高レベルに
上げてFETQ1を非導通とし、時刻t4で、クロツ
クφ3の電圧を0Vから高レベルへ上げFETQ2を導
通させると、節点N2の電圧が高レベルになるの
で、出力端子N1の電圧は0Vに下がる。次に、時
刻t5で、クロツクφ3を高レベルから0Vに下げて、
節点N2の電圧を0Vにし、時刻t6で、クロツクφ4
を高レベルから0Vに下げるとFETQ3は非導通と
なり、節点N2の電圧は0Vのフローテイング状態
となる。そこで、時刻t7で、クロツクφ1を高レベ
ルから0Vに下げると、出力端子N1の電圧は、結
合コンデンサC1による容量結合によつて、低レ
ベル（負電圧）に下がる。同時に、節点N2の電
圧も、結合コンデンサC2による容量結合によつ
て、低レベル（負電圧）に下がる。いま、ｎチヤ
ネルMOS FETQ2及びQ3の閾値電圧がともに
Vthoであるとすると、節点N2の低レベルの電圧
は、それが負電圧−Vtho以下になろうとすると、
MOS FETQ3が導通するので、負電圧−Vthoで
落ち着く。又、出力端子N1の低レベルの電圧は、
負電圧−2Vtho以下になると、MOS FETQ2が導
通するので、負電圧−2Vthoで落ち着く。次に、
時刻t9で、クロツクφ3，φ4を0Vから高レベルに
上げると、節点N2の電圧は高レベルに上がり、
出力端子N1の電圧は、再び、0Vに上がる。その
後、時刻t9で、クロツクφ1を0Vから高レベルに
上げて、時刻t0のリセツト状態に戻る。これ以降
は、再び、時刻t0からt9まで、同じ動作をくり返
すことによつて、出力端子N1の電圧は、正電圧、
0V、負電圧の３値レベルクロツクとして動作す
ることになる。
に示す動作波形を用いて説明する。時刻t0からt1
までのリセツト状態では、クロツクφ3，φ4が高
レベルでFETQ3が導通して節点N2の電圧が高レ
ベルにあり、同時にクロツクφ2の電圧も高レベ
ルにあるので、FETQ1は導通せず、FETQ2は導
通して出力端子N1の電圧は0Vの接地電圧とな
る。時刻t1で、クロツクφ3の電圧を高レベルから
0Vに下げて、節点N2の電圧を0Vにし、FETQ2
を非導通とし、時刻t2で、クロツクφ2の電圧を高
レベルから0Vに下げると、FETQ1が導通して出
力端子N1の電圧は高レベルに上がる。次に、時
刻t3で、クロツクφ2の電圧を0Vから高レベルに
上げてFETQ1を非導通とし、時刻t4で、クロツ
クφ3の電圧を0Vから高レベルへ上げFETQ2を導
通させると、節点N2の電圧が高レベルになるの
で、出力端子N1の電圧は0Vに下がる。次に、時
刻t5で、クロツクφ3を高レベルから0Vに下げて、
節点N2の電圧を0Vにし、時刻t6で、クロツクφ4
を高レベルから0Vに下げるとFETQ3は非導通と
なり、節点N2の電圧は0Vのフローテイング状態
となる。そこで、時刻t7で、クロツクφ1を高レベ
ルから0Vに下げると、出力端子N1の電圧は、結
合コンデンサC1による容量結合によつて、低レ
ベル（負電圧）に下がる。同時に、節点N2の電
圧も、結合コンデンサC2による容量結合によつ
て、低レベル（負電圧）に下がる。いま、ｎチヤ
ネルMOS FETQ2及びQ3の閾値電圧がともに
Vthoであるとすると、節点N2の低レベルの電圧
は、それが負電圧−Vtho以下になろうとすると、
MOS FETQ3が導通するので、負電圧−Vthoで
落ち着く。又、出力端子N1の低レベルの電圧は、
負電圧−2Vtho以下になると、MOS FETQ2が導
通するので、負電圧−2Vthoで落ち着く。次に、
時刻t9で、クロツクφ3，φ4を0Vから高レベルに
上げると、節点N2の電圧は高レベルに上がり、
出力端子N1の電圧は、再び、0Vに上がる。その
後、時刻t9で、クロツクφ1を0Vから高レベルに
上げて、時刻t0のリセツト状態に戻る。これ以降
は、再び、時刻t0からt9まで、同じ動作をくり返
すことによつて、出力端子N1の電圧は、正電圧、
0V、負電圧の３値レベルクロツクとして動作す
ることになる。
以上の説明から明らかなように、本実施例の３
値レベルクロツク発生回路は、ダイナミツク動作
に基づいているので、消費電流は、出力端子N1
及び節点N2の充放電に要する以外無視できるの
で、低消費電力の３値レベルクロツク発生回路が
実現できる。尚、本実施例を単一電源動作の集積
回路内で作るためには、基板と出力端子N1とが
常に逆バイアス状態になるように、ｎチヤネル
MOS FETの基板電圧は−2Vtho以下の負電圧に
保持しなければならないが、これは、従来からあ
る基板バイアス発生回路を集積回路内に内蔵する
ことによつて、容易に実現できる。
値レベルクロツク発生回路は、ダイナミツク動作
に基づいているので、消費電流は、出力端子N1
及び節点N2の充放電に要する以外無視できるの
で、低消費電力の３値レベルクロツク発生回路が
実現できる。尚、本実施例を単一電源動作の集積
回路内で作るためには、基板と出力端子N1とが
常に逆バイアス状態になるように、ｎチヤネル
MOS FETの基板電圧は−2Vtho以下の負電圧に
保持しなければならないが、これは、従来からあ
る基板バイアス発生回路を集積回路内に内蔵する
ことによつて、容易に実現できる。
本発明は、何も第１図の実施例に限定されるも
のではなく、第１図の実施例において、トランス
フアゲートのMOS FETQ3の代りに、ダイナミ
ツク動作を行なうインバータ回路を用いることも
できる。つまり、MOS FETQ1及びQ2のゲート
への印加電圧が、それぞれ、第２図に示されたク
ロツクφ2及び節点N2の電圧波形に等しければ、
クロツクφ2及び節点N2に２値の信号を与える手
段として、従来回路が自由に使える。
のではなく、第１図の実施例において、トランス
フアゲートのMOS FETQ3の代りに、ダイナミ
ツク動作を行なうインバータ回路を用いることも
できる。つまり、MOS FETQ1及びQ2のゲート
への印加電圧が、それぞれ、第２図に示されたク
ロツクφ2及び節点N2の電圧波形に等しければ、
クロツクφ2及び節点N2に２値の信号を与える手
段として、従来回路が自由に使える。
またMOS FETに限らずMIS FETであつても
よい。
よい。
以上の説明から明らかなように、本発明の３値
レベルクロツク発生回路は、単一電源で動作する
集積回路内で作ることができ、しかも、正電圧、
接地電圧0V、負電圧の３値レベルクロツク発生
することができる。しかも、負電圧を結合コンデ
ンサによる容量結合によつて作るために、直流電
流は流れず、消費電力の非常に少ない３値レベル
クロツク発生回路が実現できる点で、実用上非常
に有利である。
レベルクロツク発生回路は、単一電源で動作する
集積回路内で作ることができ、しかも、正電圧、
接地電圧0V、負電圧の３値レベルクロツク発生
することができる。しかも、負電圧を結合コンデ
ンサによる容量結合によつて作るために、直流電
流は流れず、消費電力の非常に少ない３値レベル
クロツク発生回路が実現できる点で、実用上非常
に有利である。
第１図は本発明の一実施例を示す３値レベルク
ロツク発生回路の回路図であり、第２図は第１図
の動作を説明するための波形図である。 Q1〜Q3……MOS FET、C1，C2……結合コン
デンサ、φ1〜φ4……クロツク、N1……出力端子、
N2……回路の節点、VDD……電源電圧、GND…
…接地電圧（0V）、t0〜t9……時刻。
ロツク発生回路の回路図であり、第２図は第１図
の動作を説明するための波形図である。 Q1〜Q3……MOS FET、C1，C2……結合コン
デンサ、φ1〜φ4……クロツク、N1……出力端子、
N2……回路の節点、VDD……電源電圧、GND…
…接地電圧（0V）、t0〜t9……時刻。
Claims (1)
- １ ソースを第１の電源線にドレインを出力端子
にそれぞれ接続した第１導電型のMIS電界効果ト
ランジスタと、ドレインを前記出力端子にソース
を第２の電源線にそれぞれ接続した第２導電型の
MIS電界効果トランジスタと、前記出力端子と容
量結合用クロツク線とを結合する第１の結合コン
デンサと、前記第２導電型のMIS電界効果トラン
ジスタのゲートと前記出力端子とを結合する第２
の結合コンデンサとから少なくとも構成され、前
記第１及び第２の導電型のMIS電界効果トランジ
スタのゲートに第２の電源線の電圧を印加するこ
とにより第１の電源線の電圧と同極性の第１の電
圧レベルを出力し、前記第１及び第２の導電型の
MIS電界効果トランジスタのゲートに第１の電源
線の電圧を印加することにより第２の電源線の電
圧と同じ第２の電圧レベルを出力し、該第２の電
圧レベルを出力した後に前記第２導電型のMIS電
界効果トランジスタのゲートを浮遊状態に保持し
た状態で前記容量結合用クロツク線の電圧を高レ
ベルから低レベルに落すことにより第１の電源線
の電圧と逆極性の第３の電圧レベルを出力するこ
とを特徴とする３値レベルクロツク発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57132608A JPS5923629A (ja) | 1982-07-29 | 1982-07-29 | ３値レベルクロツク発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57132608A JPS5923629A (ja) | 1982-07-29 | 1982-07-29 | ３値レベルクロツク発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5923629A JPS5923629A (ja) | 1984-02-07 |
| JPH0422051B2 true JPH0422051B2 (ja) | 1992-04-15 |
Family
ID=15085306
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57132608A Granted JPS5923629A (ja) | 1982-07-29 | 1982-07-29 | ３値レベルクロツク発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5923629A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0659091B2 (ja) * | 1987-05-27 | 1994-08-03 | 日本電気株式会社 | 同期信号発生回路 |
-
1982
- 1982-07-29 JP JP57132608A patent/JPS5923629A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5923629A (ja) | 1984-02-07 |
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