JPS59232463A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS59232463A JPS59232463A JP10809883A JP10809883A JPS59232463A JP S59232463 A JPS59232463 A JP S59232463A JP 10809883 A JP10809883 A JP 10809883A JP 10809883 A JP10809883 A JP 10809883A JP S59232463 A JPS59232463 A JP S59232463A
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- Pending
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- 238000009792 diffusion process Methods 0.000 claims abstract description 15
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、２層ゲートＭＯ８構造を有し、第１層目ゲー
ト電画に対して１ν子を充放電することにより、情報の
記憶、消去を行う半導体記憶装置に関する。
ト電画に対して１ν子を充放電することにより、情報の
記憶、消去を行う半導体記憶装置に関する。
本発明で対象とする半導体３１悌装Ｆ）は、放置状Ｗ＠
において不揮発性であわながら、電傾的に情報の記憶、
消去が可能であるため、非常に広範囲な用途ｔ／Ｃ用い
られる。第１図に従来／７′＋Ｉｌｌ造を示す。
において不揮発性であわながら、電傾的に情報の記憶、
消去が可能であるため、非常に広範囲な用途ｔ／Ｃ用い
られる。第１図に従来／７′＋Ｉｌｌ造を示す。
ここ［１は基板、２はドレイン拡散層、６けり一ス拡散
層、４はｇＩＦｉ日ゲート重怜、５け第２１脅目ゲート
霜極、６は絶縁膜、７け配線である。
層、４はｇＩＦｉ日ゲート重怜、５け第２１脅目ゲート
霜極、６は絶縁膜、７け配線である。
このような記憶装置の情報の記悌、消去動作の一例を説
明する。情報を配憶する際は、ドレイン拡散／？！２を
接地し、第２層目ゲート型１ｆＳＶＣ高電圧を印加し、
第１層目ゲー）’ｄＴ椋４とドレイン拡散層２間の絶縁
膜のトンネル清流により、？ｌＵ＋を第１１メ目ゲート
電極４に充電させる。消去させる場合は、第２層目ゲー
ト電極５を接地し２、ドレイン拡散層２に高電圧を印加
し、記憶させる時の逆の過程を行なう。情報記憶の廟無
は、第１層目ゲート電極４Ｖｃ電子が充電されたと蔭の
閾値電圧の変化により判断する。
明する。情報を配憶する際は、ドレイン拡散／？！２を
接地し、第２層目ゲート型１ｆＳＶＣ高電圧を印加し、
第１層目ゲー）’ｄＴ椋４とドレイン拡散層２間の絶縁
膜のトンネル清流により、？ｌＵ＋を第１１メ目ゲート
電極４に充電させる。消去させる場合は、第２層目ゲー
ト電極５を接地し２、ドレイン拡散層２に高電圧を印加
し、記憶させる時の逆の過程を行なう。情報記憶の廟無
は、第１層目ゲート電極４Ｖｃ電子が充電されたと蔭の
閾値電圧の変化により判断する。
第１図に示す従来の構造は次のような欠涜を有する。
１）記憶素子のチャネル全体が２八゛ノのゲート電極で
覆」）れているため、ゲート給縁膜が厚く、かつ閾値電
圧が高くなるため情報言１憶の有無を読み出す際に←電
流がとれなく、読人出しスピードが遅い。
覆」）れているため、ゲート給縁膜が厚く、かつ閾値電
圧が高くなるため情報言１憶の有無を読み出す際に←電
流がとれなく、読人出しスピードが遅い。
２）ソース拡散層６と配線７との喀触部段差が大きいた
め配線の回線が起こりやすい。
め配線の回線が起こりやすい。
零発す１けかかる欠点を除去しｆｃもので、配憶素子チ
ャネルのドレイン側の一部のゲートのみゲート２層１１
〃造とし、仲の部分のゲートは、第２層月ゲート５のみ
とするものである。
ャネルのドレイン側の一部のゲートのみゲート２層１１
〃造とし、仲の部分のゲートは、第２層月ゲート５のみ
とするものである。
以下本発明を詳り、 ＜説明する。第２図に本発明の半
導体記憶装置の構造の一例を示す。図中の１〜７１−を
第１図と同様である。次に図２の構造に従って動作を説
、明する。情報を記憶、消去する過程は、第１図の場合
と同様である。情報記憶の有無をＩｆｆみ出すｌｌ祭、
第２層ゲート電１ｆｉ、 ５ Ｖｃ読み出し４）たｙ）
の電圧を印加する。このとき、従来の構造では情報が記
憶されている素子については、閾値電圧が読み出しのた
めの電圧より高くなるため、チャネル全体がオフする。
導体記憶装置の構造の一例を示す。図中の１〜７１−を
第１図と同様である。次に図２の構造に従って動作を説
、明する。情報を記憶、消去する過程は、第１図の場合
と同様である。情報記憶の有無をＩｆｆみ出すｌｌ祭、
第２層ゲート電１ｆｉ、 ５ Ｖｃ読み出し４）たｙ）
の電圧を印加する。このとき、従来の構造では情報が記
憶されている素子については、閾値電圧が読み出しのた
めの電圧より高くなるため、チャネル全体がオフする。
本発明の構造では、ドレイン拡散層近傍のチャネノ１の
一部のみ反転層が形成され１“チャネルがオフ＋ム（（
１！！の部分は反転層が形成される）。記憶されていな
い素子については、閾値電圧が読入出しのための電圧よ
り低くなるため、従来の構造、本発明の４ｊす造ともチ
ャネル部に反転層が形成され、Ｆ憶素子はオンする。
一部のみ反転層が形成され１“チャネルがオフ＋ム（（
１！！の部分は反転層が形成される）。記憶されていな
い素子については、閾値電圧が読入出しのための電圧よ
り低くなるため、従来の構造、本発明の４ｊす造ともチ
ャネル部に反転層が形成され、Ｆ憶素子はオンする。
このとき、本発明の＜１４造ではドレイン拡散層２近傍
のゲート２層部分を除いた、第２層目ゲート５のみの部
分は、閾値電圧が低く、かつゲート絶縁膜が薄いことか
ら、従来の構造よりコンダクタンスが犬きく、より電流
がとれるため、読人出しスピードが速くなる。
のゲート２層部分を除いた、第２層目ゲート５のみの部
分は、閾値電圧が低く、かつゲート絶縁膜が薄いことか
ら、従来の構造よりコンダクタンスが犬きく、より電流
がとれるため、読人出しスピードが速くなる。
また、第２図をｙてもわかるように、ソース拡散層３側
のゲートは、＊２層目ゲート電極のみであるため、従来
の構造よりも、ソース拡散層３と配線７との接触段差が
小さく配線の断線が起こりにくくなる。
のゲートは、＊２層目ゲート電極のみであるため、従来
の構造よりも、ソース拡散層３と配線７との接触段差が
小さく配線の断線が起こりにくくなる。
以上の様に本発明による構造は、従来の構造による欠点
を除去している。
を除去している。
第１図は本発明で対象とする半導体記憶装置の従来の溝
、告の断面図。第２図は本発明による構造の断面図。 １・・・・・・基板 ２・・・・・・ドレイン拡
散層３・・・・・・ノース拡散層 ４・・・・・・第１Ｎ目ゲート′市極 ５・・・・・・第２層ゲート電極 ６・・・・・絶Ｐ＋膜 ７・・・・・・配８ 以 上 出願人 株式会社 諏訪精工舎 代理人 弁理士 最上 務 第１図 第２Ｌり
、告の断面図。第２図は本発明による構造の断面図。 １・・・・・・基板 ２・・・・・・ドレイン拡
散層３・・・・・・ノース拡散層 ４・・・・・・第１Ｎ目ゲート′市極 ５・・・・・・第２層ゲート電極 ６・・・・・絶Ｐ＋膜 ７・・・・・・配８ 以 上 出願人 株式会社 諏訪精工舎 代理人 弁理士 最上 務 第１図 第２Ｌり
Claims (1)
- ／？−ト２層Ｍ ＯＳ構造を有し、基板中の拡散層と第
１層目ゲート間の薄い絶縁ｒｌαを流れるトンネル１１
ｊ流により、′ＩＩ＜子を第１層目ゲートに蓄精または
、放出することにより、情報の記憶、消去を行う不揮発
性記憶米子において、０ｅ憶素子のチャ坏ルのドレイン
側近傍の一部のゲート２１ｆ’＋ ｆＲ造とし他の汗Ｂ
のゲートを筆２層目ゲートのみのゲート１層構造とづ−
ることを峙徴とする半導体記憶装置、
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10809883A JPS59232463A (ja) | 1983-06-16 | 1983-06-16 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10809883A JPS59232463A (ja) | 1983-06-16 | 1983-06-16 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59232463A true JPS59232463A (ja) | 1984-12-27 |
Family
ID=14475820
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10809883A Pending JPS59232463A (ja) | 1983-06-16 | 1983-06-16 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59232463A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6325981A (ja) * | 1986-05-30 | 1988-02-03 | アトメル・コーポレイション | 電気的にブロツク消去可能なｅｅｐｒｏｍ |
-
1983
- 1983-06-16 JP JP10809883A patent/JPS59232463A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6325981A (ja) * | 1986-05-30 | 1988-02-03 | アトメル・コーポレイション | 電気的にブロツク消去可能なｅｅｐｒｏｍ |
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