JPH09266261A - 半導体記憶装置の書き込み・消去方法 - Google Patents

Abstract

(57)【要約】 【課題】 スプリット構造のフローティングゲート型半
導体記憶装置において、低電圧動作が可能で、書き込み
スピードが劣化しないようにする。 【解決手段】 半導体基板１に０Ｖを印加し、薄い酸化
シリコン膜からなる第１のゲート絶縁膜４を電子１２が
トンネリングできる程度の正の電圧（１３Ｖ）をコント
ロールゲート電極７に印加し、ファウラ・ノールドハイ
ムトンネリング現象によりフローティングゲート電極５
に電子１２を蓄積する一方、コントロールゲート電極７
に負の電圧（−８Ｖ）を印加するとともにドレイン領域
３に正の電圧（５Ｖ）を印加し、フローティングゲート
電極５に蓄積された電子１３をファウラ・ノールドハイ
ムトンネリング現象によりドレイン領域３側に引き抜
く。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電気的に書き込み
・消去可能なスプリットゲートを備えたフローティング
ゲート型半導体記憶装置の書き込み・消去方法に関す
る。

【０００２】

【従来の技術】従来より、電気的書き込み・消去が可能
な半導体記憶装置として、スタック構造のフローテイン
グゲート型不揮発性メモリがよく知られている（例え
ば、特開昭６１−１２７１７９号公報参照）。このスタ
ック構造のフローティングゲート型不揮発性メモリは、
図７に示すように、半導体基板１０１上のソース領域１
０２とドレイン領域１０３とに挟まれたチャネル領域上
に１０ｎｍ程度の薄いゲート絶縁膜１０４を形成し、そ
の上にフローティングゲート電極１０５、層間絶縁膜１
０６及びコントロールゲート電極１０７を順次形成した
積層構造である。

【０００３】このスタック構造のフローティングゲート
型不揮発性メモリの書き込み方法は、ドレイン領域１０
３とコントロールゲート電極１０７とに同時に１０〜１
５Ｖ程度の高電圧を印加して、ドレイン領域１０３近傍
のチャネル領域でホットエレクトロンを発生させ、この
ホットエレクトロンをチャネル領域側からゲート絶縁膜
１０４を通過させてフローティングゲート電極１０５に
加速注入し、フローティングゲート電極１０５に電子を
蓄積することにより行なわれる。

【０００４】また、読み出し方法は、ソース領域１０２
とドレイン領域１０３との間に１．５Ｖ、コントロール
ゲート電極１０７に５Ｖ程度の動作電圧を印加し、ソー
ス領域１０２とドレイン領域１０３との間に流れる電流
のレベルを検出することにより行なわれる。

【０００５】一方、消去方法は、コントロールゲート電
極１０７に０Ｖ、ドレイン領域１０３に１０〜１５Ｖ程
度の高電圧を印加し、フローティングゲート電極１０５
とドレイン領域１０３とのオーバーラップ部の薄いゲー
ト絶縁膜１０４を介して、ファウラー・ノールドハイム
トンネリング（Ｆｏｗｌｅｒ Ｎｏｒｄｈｅｉｍ Ｔｕ
ｎｎｅｌｉｎｇ）現象により、フローティングゲート電
極１０５に蓄積された電子をドレイン領域１０３側に引
き抜くことにより行なわれる。

【０００６】ところが、上述の如きスタック構造のフロ
ーティングゲート型不揮発性メモリでは、消去時に、フ
ローティングゲート電極１０５から電子を引き抜き過ぎ
てフローティングゲート電極１０５下のチャネル領域が
ディプレッションモードとなってしまういわゆる過消去
現象が起こり易く、このため、読み出し時に非選択のメ
モリセルに電流が流れてしまって誤読み出しが起こると
いった課題を有していた。

【０００７】そこで、近年、こうした課題を解決するた
めに、スプリット構造のフローティングゲート型不揮発
性メモリが考案されている（例えば、Ｇ．Ｓａｍａｃｈ
ｉｓａ ｅｔ ａｌ．，ＩＥＥＥ Ｊ．Ｓｏｌｉｄ−Ｓ
ｔａｔｅ Ｃｉｒｃｕｉｔ，ＳＣ−２２，Ｎｏ．５，
ｐ．６７６，１９８７参照）。このスプリット構造のフ
ローティングゲート型不揮発性メモリは、図８に示すよ
うに、半導体基板２０１上のソース領域２０２とドレイ
ン領域２０３とに挟まれたチャネル領域を、ドレイン領
域２０３に接する第１のチャネル領域２０８と、ソース
領域２０２に接する第２のチャネル領域２０９との２つ
の領域に分け、前記第１のチャネル領域２０８及びドレ
イン領域２０３上に１０ｎｍ程度の薄い第１のゲート絶
縁膜２０４を形成し、さらに、この第１のゲート絶縁膜
２０４上にフローティングゲート電極２０５を積層して
いる。一方、前記第２のチャネル領域２０９、ソース領
域２０２及びフローティングゲート電極２０５上に３０
ｎｍ程度の厚い層間絶縁膜２１０を形成し、この層間絶
縁膜２１０で前記フローティングゲート電極２０５を電
気的に絶縁している。また、この層間絶縁膜２１０の前
記第２のチャネル領域２０９及びソース領域２０２を覆
う部分で３０ｎｍ程度の厚い第２のゲート絶縁膜２１１
を形成している。さらに、前記層間絶縁膜２１０上にコ
ントロールゲート電極２０７を形成した積層構造であ
る。

【０００８】そして、このスプリット構造のフローティ
ングゲート型不揮発性メモリでは、消去時に、フローテ
ィングゲート電極２０５がたとえ過消去状態になった場
合でも、スプリットゲート電極下の第２のチャネル領域
２０９があるため、読み出し時に非選択のメモリセルに
電流が流れず、誤読み出しが起こらない。

【０００９】上述の如きスプリット構造のフローティン
グゲート型不揮発性メモリの書き込み方法も、上述のス
タック構造のものと同じように、ドレイン領域２０３と
コントロールゲート電極２０７に同時に１０〜１５Ｖ程
度の高電圧を印加して、ドレイン領域２０３近傍の第１
のチャネル領域２０８でホットエレクトロンを発生さ
せ、このホットエレクトロンを第１のチャネル領域２０
８側から第１のゲート絶縁膜２０４を通過させてフロー
ティングゲート電極２０５に加速注入し、フローティン
グゲート電極２０５に電子を蓄積することにより行なわ
れる。

【００１０】また、読み出し方法は、ソース領域２０２
とドレイン領域２０３との間に１．５Ｖ、コントロール
ゲート電極２０７に５Ｖ程度の動作電圧を印加し、ソー
ス領域２０２とドレイン領域２０３との間に流れる電流
のレベルを検出することにより行なわれる。

【００１１】一方、消去方法は、コントロールゲート電
極２０７に０Ｖ、ドレイン領域２０３に１０〜１５Ｖ程
度の高電圧を印加し、フローティングゲート電極２０５
とドレイン領域２０３とのオーバーラップ部の薄い第１
のゲート絶縁膜２０４を介して、ファウラー・ノールド
ハイムトンネリング現象により、フローティングゲート
電極２０５に蓄積された電子をドレイン領域２０３側に
引き抜くことにより行なわれる。

【００１２】

【発明が解決しようとする課題】ところで、上述の如き
従来のスプリット構造のフローティングゲート型不揮発
性メモリの書き込み・消去方法においては、消去時に、
フローティングゲート電極２０５−ドレイン２０３領域
間にトンネリング電流を流すため、ドレイン領域２０３
に１０〜１５Ｖ以上の高電圧を印加する必要があり、そ
のためにはドレイン領域２０３の拡散耐圧を高く確保す
る必要がある。

【００１３】しかし、ドレイン領域２０３の耐圧を高く
設定すると、書き込み時のホットエレクトロンの発生確
率が少なくなり、書き込み速度が非常に遅くなってしま
うという問題がある。

【００１４】さらに、書き込み方法として、コントロー
ルゲート電極２０７とドレイン領域２０３とに同時に１
０〜１５Ｖ程度の高電圧を印加して、ドレイン領域２０
３近傍の第１のチャネル領域２０８でホットエレクトロ
ンを発生させ、このホットエレクトロンを第１のチャネ
ル領域２０８側からフローテングゲート電極２０５に注
入させる方法を用いるが、この方法だと、チャネル領域
で発生したホットエレクトロンのフローティングゲート
電極２０５への注入効率は非常に低く、そのほとんどは
ドレイン２０３側に流れてしまい、書き込み時に大量の
電流を消費する。従って、この従来の書き込み方式で
は、チップ内部の昇圧回路（昇圧回路は電流容量があま
りとれない）で高電圧を発生させる単一電源化動作が困
難である。

【００１５】本発明は、上記の従来の課題を解決するも
ので、スプリット構造のフローティングゲート型不揮発
性メモリにおいて、書き込みスピードの低下がなく、単
一電源化動作の可能な書き込み・消去方法を実現するこ
とを目的とする。

【００１６】

【課題を解決するための手段】上記の目的を達成するた
め、本発明は、スプリット構造で書き込み・消去を行な
う際に、共にファウラー・ノールドハイムトンネリング
現象を利用することを特徴とする 具体的には、本発明の第１の解決手段は、一導電型半導
体基板上の表面領域に互いに離れて設けられ、前記半導
体基板と反対導電型の第１及び第２の拡散層と、前記第
１の拡散層と第２の拡散層との間に設けられ、第２の拡
散層に接する第１のチャネル領域と、前記第１の拡散層
と第２の拡散層との間に設けられ、第１の拡散層に接す
る第２のチャネル領域と、前記第１のチャネル領域及び
第２の拡散層上に設けられた第１のゲート絶縁膜と、前
記第１のゲート絶縁膜上に設けられたフローティングゲ
ート電極と、前記フローティングゲート電極上に設けら
れた層間絶縁膜と、前記第２のチャネル領域及び第１の
拡散層上に設けられ、前記第１のゲート絶縁膜よりも厚
い膜厚に設定された第２のゲート絶縁膜と、前記第２の
ゲート絶縁膜及び前記層間絶縁膜上に設けられたコント
ロールゲート電極とを備えた半導体記憶装置の書き込み
・消去方法を対象とする。

【００１７】そして、前記コントロールゲート電極に正
の電圧を印加するとともに前記半導体基板に前記コント
ロールゲート電極に印加する正の電圧より低い電圧を印
加し、発生した電子をファウラー・ノールドハイムトン
ネリング現象により前記第１のチャネル領域側から前記
第１のゲート絶縁膜を通過させ、前記フローティングゲ
ート電極に電子を蓄積する一方、前記コントロールゲー
ト電極に接地電圧もしくは負の電圧を印加するとともに
前記第２の拡散層に正の電位を印加し、前記フローティ
ングゲート電極に蓄積された電子をファウラー・ノール
ドハイムトンネリング現象により前記第１のゲート絶縁
膜を通過させ、前記フローティングゲート電極から電子
を引き抜くことを特徴とする。

【００１８】本発明の第２の解決手段は、一導電型半導
体基板内に設けられ、前記半導体基板と反対導電型のウ
エル領域と、前記ウエル領域の表面領域に互いに離れて
設けられ、前記ウエル領域と反対導電型の第１及び第２
の拡散層と、前記第１の拡散層と第２の拡散層との間に
設けられ、第２の拡散層に接する第１のチャネル領域
と、前記第１の拡散層と第２の拡散層との間に設けら
れ、第１の拡散層に接する第２のチャネル領域と、前記
第１のチャネル領域及び第２の拡散層上に設けられた第
１のゲート絶縁膜と、前記第１のゲート絶縁膜上に設け
られたフローティングゲート電極と、前記フローティン
グゲート電極上に設けられた層間絶縁膜と、前記第２の
チャネル領域及び第１の拡散層上に設けられ、前記第１
のゲート絶縁膜よりも厚い膜厚に設定された第２のゲー
ト絶縁膜と、前記第２のゲート絶縁膜及び前記層間絶縁
膜上に設けられたコントロールゲート電極とを備えた半
導体記憶装置の書き込み・消去方法を対象とする。

【００１９】そして、前記コントロールゲート電極に正
の電圧を印加するとともに前記ウエル領域に前記コント
ロールゲート電極に印加する正の電圧より低い電圧を印
加し、発生した電子をファウラー・ノールドハイムトン
ネリング現象により前記第１チャネル領域側から前記第
１のゲート絶縁膜を通過させ、前記フローティングゲー
ト電極に電子を蓄積する一方、前記コントロールゲート
電極に接地電圧もしくは負の電圧を印加するとともに前
記第２の拡散層に正の電位を印加し、前記フローティン
グゲート電極に蓄積された電子をファウラー・ノールド
ハイムトンネリング現象により前記第１のゲート絶縁膜
を通過させ、前記フローティングゲート電極から電子を
引き抜くことを特徴とする。

【００２０】上記の構成により、本発明の第１及び第２
の解決手段では、書き込み・消去共にファウラー・ノー
ルドハイムトンネリング現象を利用するため、１バイト
当りの書き込み・消去に必要な電流は、通常数μＡ以下
であり、従来の方法（１バイト当り数１０ｍＡオーダー
必要）に比べ、１／１００００以下と非常に小さくで
き、チップ内部で発生させる昇圧回路の設計が非常に容
易となり、スプリット構造のフローティングゲート型不
揮発性メモリの単一電源動作化が可能となる。

【００２１】また、スプリット構造での書き込み・消去
であるため、フローティングゲート電極から電子を放出
した場合、フローティングゲート部でのしきい値電圧が
ディプレションモードになったとしても、スプリットゲ
ート部のしきい値電圧で制御されるため、メモリ全体の
しきい値電圧の分布が非常に狭くなり、３Ｖ以下の低電
圧読み出しが可能となる。したがって、この低電圧読み
出しの特徴と、上述の低電流書き込み・消去を組み合わ
せると、５Ｖ以下、例えば３Ｖ、１．５Ｖ等の超低電圧
による単一電源動作が可能となる。

【００２２】さらに、書き込み時にホットエレクトロン
方式を用いないため、ドレイン領域の耐圧を上げても、
書き込みスピードの劣化は起こらない。また、書き込み
時の電流が非常に少ないため、同時に書き込むビット数
を増加させることが可能となり、従来のホットエレクト
ロン方式（通常１バイトを同時に書き込み）に比べ、１
００〜１０００倍の容量のビットを同時に書き込めるた
め、書き込み速度が速くなる。

【００２３】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面に基づいて説明する。

【００２４】（実施の形態１）図１はＮチャネルタイプ
のスプリット構造のフローティングゲート型不揮発性メ
モリセルの断面図である。本発明方法を説明する前に、
このフローティングゲート型不揮発性メモリセルの構造
について説明する。

【００２５】図１において、１は一導電型半導体基板と
してのＰ型のシリコンよりなる半導体基板であり、この
半導体基板１上の表面領域には、前記半導体基板１と反
対導電型の第１の拡散層としてのＮ型拡散層からなるソ
ース領域２と、同じく前記半導体基板１と反対導電型の
第２の拡散層としてのＮ型拡散層からなるドレイン領域
３とが互いに離れて設けられている。

【００２６】前記ソース領域２とドレイン領域３との間
にはチャネル領域が形成され、このチャネル領域を２つ
の領域に分けて前記ドレイン領域３に接する領域を第１
のチャネル領域８とする一方、ソース領域２に接する領
域を第２のチャネル領域９としている。

【００２７】前記第１のチャネル領域８及びドレイン領
域３上には、トンネリング媒体となり得る５〜１５ｎｍ
程度の薄い酸化シリコン膜からなる第１のゲート絶縁膜
４が形成されている。また、前記第１のゲート絶縁膜４
上には、ポリシリコン膜よりなるフローティングゲート
電極５が形成されている。

【００２８】前記フローティングゲート電極５上には、
前記第１のゲート絶縁膜４よりも厚い膜厚に設定された
３０ｎｍ程度の酸化シリコン膜よりなる層間絶縁膜１０
が形成され、この層間絶縁膜１０はフローティングゲー
ト電極５を覆っているだけではなく、前記第２のチャネ
ル領域９及びソース領域２上にまで延び、この第２のチ
ャネル領域９及びソース領域２を覆っている層間絶縁膜
１０部分で、３０ｎｍ程度の厚い酸化シリコン膜（トン
ネリング媒体とならない酸化シリコン膜）よりなるスプ
リットゲート下の第２のゲート絶縁膜１１を構成してい
る。

【００２９】前記層間絶縁膜１０（第２のゲート絶縁膜
１１を含む）上には、ポリシリコン膜よりなるコントロ
ールゲート電極７が形成され、このフローティングゲー
ト電極５とコントロールゲート電極７とが層間絶縁膜１
０によって絶縁されている。

【００３０】次に、図１に示す如きスプリット構造のフ
ローティングゲート型不揮発性メモリの書き込み・消去
方法について説明する。

【００３１】まず、フローティングゲート電極５に電子
を蓄積する場合（本例では書き込み状態と定義するが、
回路構成によっては消去状態として使用することもでき
る）には、半導体基板１に０Ｖを印加し、薄い酸化シリ
コン膜からなる第１のゲート絶縁膜４を電子がトンネリ
ングできる程度の正の電圧（本例では＋１３Ｖ）をコン
トロールゲート電極７に印加する。この時、ソース領域
２は０Ｖ、ドレイン領域３はフローティング状態とす
る。このような状態を１ｍｓ程度保持することにより、
発生した電子１２がファウラー・ノールドハイムトンネ
リング現象により第１のチャネル領域８側から薄い第１
のゲート絶縁膜４を通過してフローティングゲート電極
５に蓄積され、書き込みが終了する。この時の書き込み
電流はμＡオーダーであり、非常に小さい。

【００３２】次に、フローティングゲート電極５から電
子を引き抜く場合（本例では消去状態と定義するが、回
路構成によっては書き込み状態として使用することもで
きる）には、コントロールゲート電極７に負の電圧（本
例では−８Ｖ）を印加するとともにドレイン領域３に正
の電位（本例では＋５Ｖ）を印加する。この時、半導体
基板１は０Ｖ、ソース領域２はフローティング状態とす
る。このような状態を１ｍｓ程度保持することにより、
フローティングゲート電極５に蓄積された電子１３がフ
ァウラー・ノールドハイムトンネリング現象により薄い
第１のゲート絶縁膜４を通過し、フローティングゲート
電極５から電子１３が引き抜かれ、消去が終了する。こ
の時の消去電流はμＡオーダーであり、非常に小さい。

【００３３】読み出し動作は、従来の方法と同じであ
り、ソース領域２とドレイン領域３との間に１．５Ｖ、
コントロールゲート電極７に５Ｖ程度の電圧を印加し、
ソース領域２とドレイン領域３との間に流れる電流のレ
ベルを検出することにより行なう。

【００３４】次に、上述した如き書き込み・消去方法を
用いた場合のメモリアレイ構成と、選択的書き込み・消
去動作の例を図２及び図３を用いて説明する。図２は選
択的書き込み動作を示す図であり、図３は選択的消去動
作を示す図である。

【００３５】まず、図２において、まず半導体基板、ソ
ース線Ｓ１，Ｓ２を０Ｖに保っておき、ワード線Ｗ１に
１３Ｖ、ワード線Ｗ２に０Ｖを印加し、さらに、ビット
線Ｂ１，Ｂ２はフローティング状態に保つ。この時、メ
モリトランジスタＭ１，Ｍ２は、フローティングゲート
電極に半導体基板から電子がトンネリング注入されて書
き込み状態となる。一方、メモリトランジスタＭ３，Ｍ
４は、トンネル酸化膜（第１のゲート絶縁膜）にトンネ
ル電流が流れる程の電界が印加されないため書き込みは
起こらない。（但し、本例ではメモリトランジスタＭ１
とメモリトランジスタＭ２とは同時に書き込まれてしま
い、メモリトランジスタＭ１のみの選択書き込みはでき
ない。） 次に、図３において、まず、半導体基板を０Ｖに保って
おき、ワード線Ｗ１に−８Ｖ、ワード線Ｗ２に０Ｖを印
加し、さらに、ビット線Ｂ１に５Ｖ、ビット線Ｂ２に０
Ｖを印加し、さらに、ソース線Ｓ１，Ｓ２をフローティ
ング状態に保つ。この時、メモリトランジスタＭ１は、
フローティングゲート電極からドレイン領域に電子がト
ンネリング放出されて消去状態となる。一方、メモリト
ランジスタＭ２，Ｍ３，Ｍ４は、トンネル酸化膜（第１
のゲート絶縁膜）にトンネル電流が流れる程の電界が印
加されないため消去は起こらない。

【００３６】したがって、この実施の形態１では、書き
込み・消去共にファウラー・ノールドハイムトンネリン
グ現象を利用するため、書き込み・消去に必要な電流を
μＡオーダーと従来の方法に比べ１／１００００以下の
非常に小さな値に設定でき、チップ内部で発生させる昇
圧回路の設計を極めて容易に行い得、メモリの単一電源
動作化を実現できる。

【００３７】また、スプリット構造での書き込み・消去
であるため、消去側のしきい値電圧をスプリットゲート
部のしきい値電圧で制御でき、消去側のしきい値電圧の
分布を非常に狭くでき、３Ｖ以下の低電圧読み出しを実
現できる。したがって、この低電圧読み出しの特徴と、
上述の低電流書き込み・消去電流とを組み合わせること
で、５Ｖ以下、例えば３Ｖ、１．５Ｖ等の超低電圧によ
る単一電源動作を行なうことができる。これにより、フ
ローティングゲート型半導体記憶装置の低消費電力化を
実現すると同時に、マイコン及びロジックの同一チップ
への搭載等の高機能化も容易に行なうことができる。

【００３８】さらに、書き込み時にホットエレクトロン
方式を用いないため、ドレイン領域の耐圧上昇に伴なう
書き込みスピードの劣化を防止でき、また、書き込み時
の電流が非常に少ないため、同時に書き込むビット数を
増加させることができ、従来のホットエレクトロン方式
（通常１バイトを同時に書き込み）に比べ、１００〜１
０００倍の容量のビットを同時に書き込めるため、書き
込み速度の高速化を達成することができる。

【００３９】（実施の形態２）図４はＰウエル内に形成
されたＮチャネルタイプのスプリット構造のフローティ
ングゲート型不揮発性メモリセルの断面図である。本発
明方法を説明する前に、このフローティングゲート型不
揮発性メモリセルの構造について説明する。

【００４０】図４において、１４は一導電型半導体基板
としてのＮ型のシリコンよりなる半導体基板であり、こ
の半導体基板１４内には、半導体基板１４と反対導電型
のＰ型のウエル領域１５が形成されている。このウエル
領域１５の表面領域には、前記ウエル領域１５と反対導
電型の第１の拡散層としてのＮ型拡散層からなるソース
領域２と、同じく前記ウエル領域１５と反対導電型の第
２の拡散層としてのＮ型拡散層からなるドレイン領域３
とが互いに離れて設けられている。

【００４１】前記ソース領域２とドレイン領域３との間
にはチャネル領域が形成され、このチャネル領域を２つ
の領域に分けて前記ドレイン領域３に接する領域を第１
のチャネル領域８とする一方、ソース領域２に接する領
域を第２のチャネル領域９としている。

【００４２】前記第１のチャネル領域８及びドレイン領
域３上には、トンネリング媒体となり得る５〜１５ｎｍ
程度の薄い酸化シリコン膜からなる第１のゲート絶縁膜
４が形成されている。また、前記第１のゲート絶縁膜４
上には、ポリシリコン膜よりなるフローティングゲート
電極５が形成されている。

【００４３】前記フローティングゲート電極５上には、
前記第１のゲート絶縁膜４よりも厚い膜厚に設定された
３０ｎｍ程度の酸化シリコン膜よりなる層間絶縁膜１０
が形成され、この層間絶縁膜１０はフローティングゲー
ト電極５を覆っているだけではなく、前記第２のチャネ
ル領域９及びソース領域２上にまで延び、この第２のチ
ャネル領域９及びソース領域２を覆っている層間絶縁膜
１０部分で、３０ｎｍ程度の厚い酸化シリコン膜（トン
ネリング媒体とならない酸化シリコン膜）よりなるスプ
リットゲート下の第２のゲート絶縁膜１１を構成してい
る。

【００４４】前記層間絶縁膜１０（第２のゲート絶縁膜
１１を含む）上には、ポリシリコン膜よりなるコントロ
ールゲート電極７が形成され、このフローティングゲー
ト電極５とコントロールゲート電極７とが層間絶縁膜１
０によって絶縁されている。

【００４５】次に、図４に示す如きウエル内に形成され
たスプリット構造のフローティングゲート型不揮発性メ
モリの書き込み・消去方法について説明する。

【００４６】まず、書き込みの場合には、Ｐ型ウエル領
域１５に−８Ｖを印加し、薄い酸化シリコン膜４を電子
がトンネリングできる程度の正の電圧（本例では＋５
Ｖ）をコントロールゲート電極７に印加する。この時、
ソース領域２は０Ｖ、ドレイン領域３はフローティング
状態とする。このような状態を１ｍｓ程度保持すること
により、発生した電子１２がファウラー・ノールドハイ
ムトンネリング現象によ第１のチャネル領域８側から薄
い第１のゲート絶縁膜４を通過してフローティングゲー
ト電極５に蓄積され、書き込みが終了する。この時の書
き込み電流はμＡオーダーであり、非常に小さい。

【００４７】次に、消去の場合には、コントロールゲー
ト電極７に負の電圧（本例では−８Ｖ）を印加するとと
もにドレイン領域３に正の電位（本例では＋５Ｖ）を印
加する。この時、Ｐ型ウエル領域１５は０Ｖ、ソース領
域２はフローティング状態とする。このような状態を１
ｍｓ程度保持することにより、フローティングゲート電
極５に蓄積された電子１３がファウラー・ノールドハイ
ムトンネリング現象により薄い第１のゲート絶縁膜４を
通過し、フローティングゲート電極５から電子１３が引
き抜かれ、消去が終了する。この時の消去電流はμＡオ
ーダーであり、非常に小さい。

【００４８】読み出し動作は、従来の方法と同じであ
り、ソース領域２とドレイン領域３との間に１．５Ｖ、
コントロールゲート電極７に５Ｖ程度の電圧を印加し、
ソース領域２とドレイン領域３との間に流れる電流のレ
ベルを検出することにより行なう。

【００４９】次に、上述の如き書き込み・消去方法を用
いた場合のメモリアレイ構成と、選択的書き込み・消去
動作の例を図５及び図６を用いて説明する。図５は選択
的書き込み動作を示す図であり、図６は選択的消去動作
を示す図である。

【００５０】まず、図５において、まず、ウエルＰ１に
−８Ｖ，ウエルＰ２に０Ｖ、ソース線Ｓ１，Ｓ２を０Ｖ
に印加しておき、ワード線Ｗ１に５Ｖ、ワード線Ｗ２に
０Ｖを印加し、さらに、ビット線Ｂ１，Ｂ２はフローテ
ィング状態に保つ。この時、メモリトランジスタＭ１
は、フローティングゲート電極に半導体基板から電子が
トンネリング注入されて書き込み状態となる。一方、メ
モリトランジスタＭ２，Ｍ３，Ｍ４は、トンネル酸化膜
（第１のゲート絶縁膜）にトンネル電流が流れる程の電
界が印加されないため書き込みは起こらない。

【００５１】次に、図６において、まず、ウエルＰ１，
Ｐ２を０Ｖに保っておき、ワード線Ｗ１に−８Ｖ、ワー
ド線Ｗ２に０Ｖを印加し、さらにビット線Ｂ１に５Ｖ、
ビット線Ｂ２に０Ｖを印加し、さらにソース線Ｓ１，Ｓ
２をフローティング状態に保つ。この時、メモリトラン
ジスタＭ１は、フローティングゲート電極からドレイン
領域側に電子がトンネリング放出されて消去状態とな
る。一方、メモリトランジスタＭ２，Ｍ３，Ｍ４はトン
ネル酸化膜（第１のゲート絶縁膜）にトンネル電流が流
れる程の電界が印加されないため消去は起こらない。

【００５２】したがって、この実施の形態２では、実施
の形態１と同様に作用効果を奏することができるもので
ある。

【００５３】なお、実施の形態１，２では、トンネリン
グ絶縁膜として、薄い酸化シリコン膜（第１のゲート絶
縁膜４）でのトンネリング現象を用いて説明したが、ト
ンネリング媒体となりうる絶縁膜であればどんな膜でも
良い。

【００５４】

【発明の効果】以上説明したように、本発明方法によれ
ば、書き込み・消去共にファウラー・ノールドハイムト
ンネリング現象を利用するとともに、スプリット構造で
書き込み・消去を行なうので、フローティングゲート型
の半導体記憶装置の超低電圧による単一電源動作化及び
書き込みスピードの高速化を達成することができ、ま
た、マイコン及びロジックの同一チップへの搭載等の高
機能化に大きく寄与することができる。

【図面の簡単な説明】

【図１】本発明の実施の形態１に係る書き込み・消去方
法を説明するためのスプリット構造のフローティングゲ
ート型メモリセルの断面図である。

【図２】本発明の実施の形態１において選択書き込み方
法を説明するためのメモリアレイの構成図である。

【図３】本発明の実施の形態１において選択消去方法を
説明するためのメモリアレイの構成図である。

【図４】本発明の実施の形態２に係る書き込み・消去方
法を説明するためのスプリット構造のフローティングゲ
ート型メモリセルの断面図である。

【図５】本発明の実施の形態２において選択書き込み方
法を説明するためのメモリアレイの構成図である。

【図６】本発明の実施の形態２において選択消去方法を
説明するためのメモリアレイの構成図である。

【図７】従来の書き込み・消去方法を説明するためのス
タック構造のフローティングゲート型メモリセルの断面
図である。

【図８】従来の書き込み・消去方法を説明するためのス
プリット構造のフローティングゲート型メモリセルの断
面図である。

【符号の説明】

１，１４ 半導体基板 ２ ソース領域（第１の拡散層） ３ ドレイン領域（第２の拡散層） ４ 第１のゲート絶縁膜 ５ フローティングゲート電極 ７ コントロールゲート電極 ８ 第１のチャネル領域 ９ 第２のチャネル領域 １０ 層間絶縁膜 １１ 第２のゲート絶縁膜 １２，１３ 電子 １５ ウエル領域

Claims (2)

【特許請求の範囲】
1. 【請求項１】 一導電型半導体基板上の表面領域に互い
   に離れて設けられ、前記半導体基板と反対導電型の第１
   及び第２の拡散層と、 前記第１の拡散層と第２の拡散層との間に設けられ、第
   ２の拡散層に接する第１のチャネル領域と、 前記第１の拡散層と第２の拡散層との間に設けられ、第
   １の拡散層に接する第２のチャネル領域と、 前記第１のチャネル領域及び第２の拡散層上に設けられ
   た第１のゲート絶縁膜と、 前記第１のゲート絶縁膜上に設けられたフローティング
   ゲート電極と、 前記フローティングゲート電極上に設けられた層間絶縁
   膜と、 前記第２のチャネル領域及び第１の拡散層上に設けら
   れ、前記第１のゲート絶縁膜よりも厚い膜厚に設定され
   た第２のゲート絶縁膜と、 前記第２のゲート絶縁膜及び前記層間絶縁膜上に設けら
   れたコントロールゲート電極とを備えた半導体記憶装置
   の書き込み・消去方法であって、 前記コントロールゲート電極に正の電圧を印加するとと
   もに前記半導体基板に前記コントロールゲート電極に印
   加する正の電圧より低い電圧を印加し、発生した電子を
   ファウラー・ノールドハイムトンネリング現象により前
   記第１のチャネル領域側から前記第１のゲート絶縁膜を
   通過させ、前記フローティングゲート電極に電子を蓄積
   する一方、 前記コントロールゲート電極に接地電圧もしくは負の電
   圧を印加するとともに前記第２の拡散層に正の電位を印
   加し、前記フローティングゲート電極に蓄積された電子
   をファウラー・ノールドハイムトンネリング現象により
   前記第１のゲート絶縁膜を通過させ、前記フローティン
   グゲート電極から電子を引き抜くことを特徴とする半導
   体記憶装置の書き込み・消去方法。
2. 【請求項２】 一導電型半導体基板内に設けられ、前記
   半導体基板と反対導電型のウエル領域と、 前記ウエル領域の表面領域に互いに離れて設けられ、前
   記ウエル領域と反対導電型の第１及び第２の拡散層と、 前記第１の拡散層と第２の拡散層との間に設けられ、第
   ２の拡散層に接する第１のチャネル領域と、 前記第１の拡散層と第２の拡散層との間に設けられ、第
   １の拡散層に接する第２のチャネル領域と、 前記第１のチャネル領域及び第２の拡散層上に設けられ
   た第１のゲート絶縁膜と、 前記第１のゲート絶縁膜上に設けられたフローティング
   ゲート電極と、 前記フローティングゲート電極上に設けられた層間絶縁
   膜と、 前記第２のチャネル領域及び第１の拡散層上に設けら
   れ、前記第１のゲート絶縁膜よりも厚い膜厚に設定され
   た第２のゲート絶縁膜と、 前記第２のゲート絶縁膜及び前記層間絶縁膜上に設けら
   れたコントロールゲート電極とを備えた半導体記憶装置
   の書き込み・消去方法であって、 前記コントロールゲート電極に正の電圧を印加するとと
   もに前記ウエル領域に前記コントロールゲート電極に印
   加する正の電圧より低い電圧を印加し、発生した電子を
   ファウラー・ノールドハイムトンネリング現象により前
   記第１のチャネル領域側から前記第１のゲート絶縁膜を
   通過させ、前記フローティングゲート電極に電子を蓄積
   する一方、 前記コントロールゲート電極に接地電圧もしくは負の電
   圧を印加するとともに前記第２の拡散層に正の電位を印
   加し、前記フローティングゲート電極に蓄積された電子
   をファウラー・ノールドハイムトンネリング現象により
   前記第１のゲート絶縁膜を通過させ、前記フローティン
   グゲート電極から電子を引き抜くことを特徴とする半導
   体記憶装置の書き込み・消去方法。