JPS59231667A - マイクロプロセツサ周辺素子 - Google Patents
マイクロプロセツサ周辺素子Info
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- JPS59231667A JPS59231667A JP58108279A JP10827983A JPS59231667A JP S59231667 A JPS59231667 A JP S59231667A JP 58108279 A JP58108279 A JP 58108279A JP 10827983 A JP10827983 A JP 10827983A JP S59231667 A JPS59231667 A JP S59231667A
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- JP
- Japan
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- signal
- peripheral element
- cpu
- peripheral
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- Prior art date
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-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
く技術分野〉
本発明はマイクロプロセッサシステムにおける周辺素子
に関するもので、特に動作停止及び動作停止解除を制御
し得る周辺素子に関するものである。
に関するもので、特に動作停止及び動作停止解除を制御
し得る周辺素子に関するものである。
〈従来技術〉
第１図は従来から広く用いられているマイクロプロセッ
サシステムの構成例で、中心的な存在であるマイクロプ
ロセッサ（以下単にＣＰＵと呼ぶ）にメモリや周辺素子
がデータバスＤＢ、アドレスバスＡＢ及び制御バスＣＢ
の３種類のバスで結合されている。
サシステムの構成例で、中心的な存在であるマイクロプ
ロセッサ（以下単にＣＰＵと呼ぶ）にメモリや周辺素子
がデータバスＤＢ、アドレスバスＡＢ及び制御バスＣＢ
の３種類のバスで結合されている。
処で従来から用いられているマイクロプロセッサシステ
ムはＮｃｈ ＭＯＳ）ランジスタで構成されていたが
、近年電池駆動の機器や各種携帯用コンピュータ関連機
器が増え、これらの機器においては機器の構造及び特性
から消費電力の低減が望まれ、回路をＣＭＯＳトランジ
スタで構成することが試みられている。
ムはＮｃｈ ＭＯＳ）ランジスタで構成されていたが
、近年電池駆動の機器や各種携帯用コンピュータ関連機
器が増え、これらの機器においては機器の構造及び特性
から消費電力の低減が望まれ、回路をＣＭＯＳトランジ
スタで構成することが試みられている。
０ＭＯ８）ランジスタで構成した回路は、Ｎｃｈ−ＭＯ
Ｓ）ランジスタから成る場合に比べて電力消費を著しく
抑えることができるという利点があり、更に０ＭＯ８）
ランジスタ回路は、動作時の電流と非動作時の電流が４
〜５桁以上のオーダで異なるという特性があり、従って
低消費電力の効果を一層高めるためには、動作状態を適
切に制御して非動作状態の期間を多くシ、不必要な電力
の消費を抑えることが望ましい。しかし従来のマイクロ
プロセッサシステムにおいては、たとえ０ＭＯ８化によ
って低消費電力化が図られるとしても非動作時において
も周辺素子はアクティブな状態に保持されたままであり
、充分な低消費電力化が図られているとはいい難かった
。
Ｓ）ランジスタから成る場合に比べて電力消費を著しく
抑えることができるという利点があり、更に０ＭＯ８）
ランジスタ回路は、動作時の電流と非動作時の電流が４
〜５桁以上のオーダで異なるという特性があり、従って
低消費電力の効果を一層高めるためには、動作状態を適
切に制御して非動作状態の期間を多くシ、不必要な電力
の消費を抑えることが望ましい。しかし従来のマイクロ
プロセッサシステムにおいては、たとえ０ＭＯ８化によ
って低消費電力化が図られるとしても非動作時において
も周辺素子はアクティブな状態に保持されたままであり
、充分な低消費電力化が図られているとはいい難かった
。
〈発明の目的〉
本発明はＣＰＵと周辺素子とが結合されたマイクロプロ
セッサシステムにおいて、特に周辺素子を任意に動作停
止及び動作停止解除させて、周辺素子の動作期間及び動
作停止期間を制御し、周辺素子を効率的に稼動させてマ
イクロプロセッサジ−ステムとしての低消費電力化を図
った周辺素子を提供する。
セッサシステムにおいて、特に周辺素子を任意に動作停
止及び動作停止解除させて、周辺素子の動作期間及び動
作停止期間を制御し、周辺素子を効率的に稼動させてマ
イクロプロセッサジ−ステムとしての低消費電力化を図
った周辺素子を提供する。
ＣＰＵに各種バスで結合されてマイクロプロセッサシス
テムの一部となる周辺素子としては、Ｐ Ｉ Ｏ（Ｐａ
ｒａｌｌ ｅｌ Ｉｎｐｕｔ／ ０ｕｔｐｕｔ Ｃｏｎ
ｔｒｏｌ １ｅｒ）、 ＩＣＴＣ（Ｃｏｕｎｔｅｒ Ｔ
ｉｍｅｒ Ｃ１ｒｃｉｕｔ ） ＋ Ｓ Ｉ Ｏ（Ｓｅ
ｒｉａｌ Ｉｎｐｕｔｌｏｕｔｐｕｔ Ｃｏｎｔｒｏｌ
ｌｅｒ）及びＤ Ｍ Ａ （Ｄｉｒｅｃｔ Ｍｅｍｏｒ
ｙ Ａｃａｅｓｓ Ｃｏｎｔｒｏｌ １ｅｒ）をはじめ
ＣＲＴやフロッピディスク装置等の各種端末機器をＣＰ
Ｕで動作制御するにあたって、両者を結合する制御回路
等がある。
テムの一部となる周辺素子としては、Ｐ Ｉ Ｏ（Ｐａ
ｒａｌｌ ｅｌ Ｉｎｐｕｔ／ ０ｕｔｐｕｔ Ｃｏｎ
ｔｒｏｌ １ｅｒ）、 ＩＣＴＣ（Ｃｏｕｎｔｅｒ Ｔ
ｉｍｅｒ Ｃ１ｒｃｉｕｔ ） ＋ Ｓ Ｉ Ｏ（Ｓｅ
ｒｉａｌ Ｉｎｐｕｔｌｏｕｔｐｕｔ Ｃｏｎｔｒｏｌ
ｌｅｒ）及びＤ Ｍ Ａ （Ｄｉｒｅｃｔ Ｍｅｍｏｒ
ｙ Ａｃａｅｓｓ Ｃｏｎｔｒｏｌ １ｅｒ）をはじめ
ＣＲＴやフロッピディスク装置等の各種端末機器をＣＰ
Ｕで動作制御するにあたって、両者を結合する制御回路
等がある。
〈実施例１〉
第２図は上記のような周辺素子において、本発明による
一実施例を示す周辺素子１の要部ブロック図である。本
実施例における周辺素子１はＣＰＵと同様に０ＭＯ８）
ランジスタで回路が構成され、クロック同期で動作する
回路形式を採り、ＣＰＵ又は外部回路から与−見られる
クロック信号φを内部クロックとすることにより周辺素
子１は動作可能な状態になる。従って周辺素子１に与え
られた内１部クロックφを停止することにより周辺素子
１としては動作停止状態になり、内部クロックを再び供
給することによって動作停止解除される。
一実施例を示す周辺素子１の要部ブロック図である。本
実施例における周辺素子１はＣＰＵと同様に０ＭＯ８）
ランジスタで回路が構成され、クロック同期で動作する
回路形式を採り、ＣＰＵ又は外部回路から与−見られる
クロック信号φを内部クロックとすることにより周辺素
子１は動作可能な状態になる。従って周辺素子１に与え
られた内１部クロックφを停止することにより周辺素子
１としては動作停止状態になり、内部クロックを再び供
給することによって動作停止解除される。
まず動作停止のための構成及び作用を説明する。
第２図において、メモリからＣＰＵに読み出された命令
はデータバスに載せられることがら、データバスＤＢを
共通にする周辺素子１にも入力される。周辺素子１には
データバスＤＢに載せられた情報を取り込んで内容を解
読するための命令解読部２が設けられ、ＣＰＵから与え
られた命令読み出し信号Ｍ１に読み出しタイミングが制
御されて解読が実行される。尚命令読み出し信号Ｍ１は
「０」の状態で現在実行中のサイクルが命令読み出しサ
イクルであることを示す。
はデータバスに載せられることがら、データバスＤＢを
共通にする周辺素子１にも入力される。周辺素子１には
データバスＤＢに載せられた情報を取り込んで内容を解
読するための命令解読部２が設けられ、ＣＰＵから与え
られた命令読み出し信号Ｍ１に読み出しタイミングが制
御されて解読が実行される。尚命令読み出し信号Ｍ１は
「０」の状態で現在実行中のサイクルが命令読み出しサ
イクルであることを示す。
上記命令解読部２は、命令読み出し信号Ｍ１が「０」の
状態でデータバスＤＢ上の命令を解読して所定の出力信
号を形成し、周辺素子内の各部に入力命令に対応した信
号を供給するが、特にデータバスＤＢ上の信号が動作停
止命令である場合には、それを検出して動作停止を設定
するため出力信号りに「１」を形成する。該出力信号り
は、動作停止モードの期間保持するために設けられたフ
リップフロップ３のリセント端子に与えられ、上記動作
停止モード状態で７リツプフロツプ３の出力として内部
制御信号ＳＴに「０」を形成する。
状態でデータバスＤＢ上の命令を解読して所定の出力信
号を形成し、周辺素子内の各部に入力命令に対応した信
号を供給するが、特にデータバスＤＢ上の信号が動作停
止命令である場合には、それを検出して動作停止を設定
するため出力信号りに「１」を形成する。該出力信号り
は、動作停止モードの期間保持するために設けられたフ
リップフロップ３のリセント端子に与えられ、上記動作
停止モード状態で７リツプフロツプ３の出力として内部
制御信号ＳＴに「０」を形成する。
該内部制御信号ＳＴはアンドゲート４の一方の入力端に
与えられ、他方の入力端にＣＰＵから与えられたクロッ
ク信号φを通過させるか否かを制御する。アンドゲート
４の出力は周辺素子１内部の回路に対して内部クロック
信号ＣＫとして供給されている。従って上記内部制御信
号ＳＴが「０」で動作停止モードが設定された状態では
、たとえＣＰＵからクロック信号φが周辺素子１に与え
られているとしても、内部クロック信号ＣＫは発生せず
、周辺素子１としては動作停止状態になる。
与えられ、他方の入力端にＣＰＵから与えられたクロッ
ク信号φを通過させるか否かを制御する。アンドゲート
４の出力は周辺素子１内部の回路に対して内部クロック
信号ＣＫとして供給されている。従って上記内部制御信
号ＳＴが「０」で動作停止モードが設定された状態では
、たとえＣＰＵからクロック信号φが周辺素子１に与え
られているとしても、内部クロック信号ＣＫは発生せず
、周辺素子１としては動作停止状態になる。
即ちデータバスＤＢ上の命令が周辺素子独自で解読され
て動作停止が実行される。
て動作停止が実行される。
上述のような構成及び動作によって動作停止が実行され
た周辺素子１について、動作停止解除を実行するための
構成及び動作を説明する。
た周辺素子１について、動作停止解除を実行するための
構成及び動作を説明する。
フリップフロップ３のセット端子には命令読み出し信号
Ｍ１を反転した信号が与えられ、フリップフロップ３の
リセット状態をセット状態に変化させる。
Ｍ１を反転した信号が与えられ、フリップフロップ３の
リセット状態をセット状態に変化させる。
今ＣＰＵ及び周辺素子１が同時に動作停止状態に入って
いるとする。まず何らかの手段で動作停止を解除された
ＣＰＵは、次の命令をフェッチする（読み出す）ことに
より動作を再開する。ＣＰＵはこのとき上記命令読み出
し信号Ｍ１を「０」にする。一方周辺素子１においては
、命令読み出し信号Ｍ１が与えられているだけではなく
、上述のように命令読み出し信号がフリップフロップ３
のセット入力となっているため、フリップフロップ３は
セットされ内部制御信号ＳＴが「１」となって、アンド
ゲート４でのクロック信号φの通過を可能にし、周辺素
子内部の回路に内部クロック信号ＣＫを供給して動作状
態を保持する。即ち動作停止に対して動作停止解除が実
行される。
いるとする。まず何らかの手段で動作停止を解除された
ＣＰＵは、次の命令をフェッチする（読み出す）ことに
より動作を再開する。ＣＰＵはこのとき上記命令読み出
し信号Ｍ１を「０」にする。一方周辺素子１においては
、命令読み出し信号Ｍ１が与えられているだけではなく
、上述のように命令読み出し信号がフリップフロップ３
のセット入力となっているため、フリップフロップ３は
セットされ内部制御信号ＳＴが「１」となって、アンド
ゲート４でのクロック信号φの通過を可能にし、周辺素
子内部の回路に内部クロック信号ＣＫを供給して動作状
態を保持する。即ち動作停止に対して動作停止解除が実
行される。
前記実施例の構成は、ＣＰＵ及び周辺素子に動作停止解
除専用の端子を設けることなく、またＣＰＵが周辺素子
１の動作停止解除のために特別な動作を実行せずとも、
ＣＰＵが動作再開後の最初の命令フェッチを行うと同時
に、周辺素子１も自動的に動作停止の解除が行われる。
除専用の端子を設けることなく、またＣＰＵが周辺素子
１の動作停止解除のために特別な動作を実行せずとも、
ＣＰＵが動作再開後の最初の命令フェッチを行うと同時
に、周辺素子１も自動的に動作停止の解除が行われる。
即ち、この場合マイクロプロセッサ・システムの動作を
再開するには、ＣＰＵの動作停止の解除のみを行なえば
よいことになる。ここで、解除のための信号とし命令読
み出し信号を用いたが、もちろんこれに類する信号であ
れば、例えばＲＤ（リード）信号、ｌ０ＲＱ（Ｉハリク
エスト）信号等であってもよい。
再開するには、ＣＰＵの動作停止の解除のみを行なえば
よいことになる。ここで、解除のための信号とし命令読
み出し信号を用いたが、もちろんこれに類する信号であ
れば、例えばＲＤ（リード）信号、ｌ０ＲＱ（Ｉハリク
エスト）信号等であってもよい。
〈実施例２〉
この実施例は周辺素子１ａに設けたレジスタの出力信号
によって動作停止を行ない、制御信号。
によって動作停止を行ない、制御信号。
例えばチップイネーブル信号ＣＥと書き込み信号ＷＲに
より動作停止を解除する。
より動作停止を解除する。
、即ち第３図において、周辺素子１ａには、データバス
ＤＢのうち動作停止モード設定ビットとしてのデータを
保持するレジスタ５が設けられ、データバスの値がレジ
スタ５に設定される。該レジネタ５は、後述するアンド
ゲート７の出力が「１」のとき、上記データバスからの
設定値が「１」ならば、出力Ｅとして「１」が設定され
、フリップフロップ３をリセット状態にして、前記実施
例と同様に内部制御信号ＳＴをアンドゲート４に与えて
クロック信号φの通過を停止し、その結果内部クロック
ＣＫを停止させて動作停止モードに入る。
ＤＢのうち動作停止モード設定ビットとしてのデータを
保持するレジスタ５が設けられ、データバスの値がレジ
スタ５に設定される。該レジネタ５は、後述するアンド
ゲート７の出力が「１」のとき、上記データバスからの
設定値が「１」ならば、出力Ｅとして「１」が設定され
、フリップフロップ３をリセット状態にして、前記実施
例と同様に内部制御信号ＳＴをアンドゲート４に与えて
クロック信号φの通過を停止し、その結果内部クロック
ＣＫを停止させて動作停止モードに入る。
上記アンドゲート７の出力Ｅは、アドレスデコーダ６に
おいて周辺素子１ａが具備する種々のレジスタの中から
上記レジスタ５を選択したアドレス信号ＲＡとして出力
される。上記アンドゲート７の他方の入力にはノアゲー
ト８の出力ＷＥが与えられている。該ノアゲート８の入
力はチップイネこれらＣＥ、ＷＲが共にアクティブ（ｒ
ｏｂ）のとき上記ノアゲート８の出力ＷＥは「１」にな
り、レジスタ５の書き込み信号になると共に、フリップ
フロップ３をセットして動作停止解除信号とな゛る。
おいて周辺素子１ａが具備する種々のレジスタの中から
上記レジスタ５を選択したアドレス信号ＲＡとして出力
される。上記アンドゲート７の他方の入力にはノアゲー
ト８の出力ＷＥが与えられている。該ノアゲート８の入
力はチップイネこれらＣＥ、ＷＲが共にアクティブ（ｒ
ｏｂ）のとき上記ノアゲート８の出力ＷＥは「１」にな
り、レジスタ５の書き込み信号になると共に、フリップ
フロップ３をセットして動作停止解除信号とな゛る。
即ち動作停止モードに入った周辺素子１ａの動作再開は
、ＣＰＵから新しい動作モードを設定することによって
行われ、ＣＰＵはそのためにチップイネーブル信号ＣＥ
及び書き込み信号ＷＲをアクティブにし、モード設定に
必要なレジスタ５をアドレスバスＡＢにより選択してレ
ジスタ設定する。ノアゲート８の出力ＷＥをフリップフ
ロップ３はセット入力としているため、フリップフロッ
プ３の出力ＳＴは「１」になってアンドゲート４を開き
、クロック信号φが内部に供給されて動作停止が解除さ
れる。
、ＣＰＵから新しい動作モードを設定することによって
行われ、ＣＰＵはそのためにチップイネーブル信号ＣＥ
及び書き込み信号ＷＲをアクティブにし、モード設定に
必要なレジスタ５をアドレスバスＡＢにより選択してレ
ジスタ設定する。ノアゲート８の出力ＷＥをフリップフ
ロップ３はセット入力としているため、フリップフロッ
プ３の出力ＳＴは「１」になってアンドゲート４を開き
、クロック信号φが内部に供給されて動作停止が解除さ
れる。
この実施例によればＣＰＵは特に解除のための動作を行
う必要がなく、ＣＰＵから新しい動作モードを行うと自
動的に解除される。
う必要がなく、ＣＰＵから新しい動作モードを行うと自
動的に解除される。
〈実施例３〉
この実施例はレジスタにより動作停止及び動作停止解除
を行なう周辺素子である。
を行なう周辺素子である。
スタ５の出力Ｆの反転出力を直ちにアンドゲート４に入
力して構成される。即ち動作停止モードにおいては前記
実施例と同様にレジスタ５から出力Ｆとして「１」が設
定され、これが反転されてアンドゲート７を遮断し、内
部クロックＣＫを阻止する。一方動作再開においては、
レジスタ５の出力Ｆとして出力された「ｏ」を反転した
信号がアンドゲート４に与えられて、クロック信号の供
給を再開する。
力して構成される。即ち動作停止モードにおいては前記
実施例と同様にレジスタ５から出力Ｆとして「１」が設
定され、これが反転されてアンドゲート７を遮断し、内
部クロックＣＫを阻止する。一方動作再開においては、
レジスタ５の出力Ｆとして出力された「ｏ」を反転した
信号がアンドゲート４に与えられて、クロック信号の供
給を再開する。
ここで各実施例においてＣＰＵ及び周辺素子はいずれも
０ＭＯ８）ランジスタで構成されるが、このような０Ｍ
０８回路で構成される周辺素子において内部クロックを
停止して動作停止を実現することは特に大きな利点があ
り、動作状態に保たれる場合に比べて大幅に消費電力を
低減することができる。即ち、０Ｍ０８回路において電
流消費が生じる時点は信号の反転時であり、従って最も
頻繁に反転するクロック信号に基づく動作を停止させる
ことにより、効果的に電流消費を抑えることができる。
０ＭＯ８）ランジスタで構成されるが、このような０Ｍ
０８回路で構成される周辺素子において内部クロックを
停止して動作停止を実現することは特に大きな利点があ
り、動作状態に保たれる場合に比べて大幅に消費電力を
低減することができる。即ち、０Ｍ０８回路において電
流消費が生じる時点は信号の反転時であり、従って最も
頻繁に反転するクロック信号に基づく動作を停止させる
ことにより、効果的に電流消費を抑えることができる。
特に動作停止解除が行えることにより動作停止の利用が
しやすくなる。
しやすくなる。
〈効 果〉
以山本発明によればＣＰＵに結合された周辺素子が、動
作停止及び動作停止解除機能を備えることにより、各種
制御信号を利用して効率的に周辺素子を動作させること
ができ、経済的にすぐれたマイクロプロセッサ周辺素子
を得ることができる。
作停止及び動作停止解除機能を備えることにより、各種
制御信号を利用して効率的に周辺素子を動作させること
ができ、経済的にすぐれたマイクロプロセッサ周辺素子
を得ることができる。
【図面の簡単な説明】
第１図はマイクロプロセッサシステムの構成を示すブロ
ック図、第２図は本発明による一実施例のブロック図、
第３図及び第４図は本発明による他の実施例のブロック
図である。 ｆ ｌａ、ｌｂ：周辺素子、 ２：命令解読部、３：フ
リップフロップ、 ４：ゲート、 ＤＢ：データバス
、 Ｍｌ：命令読み出し信号、 ＳＴ：内部制御信号、
５：レジスタ、 ＣＥ：チップイネ−プル信号、 Ｗ
Ｒ：書き込み信号。 代理人 弁理士 福 士 愛 彦（他２名）手続補正書
７゜ 昭和５９年１月２ρ日 １、事件の表示 特願昭５８−１０８２７９ ２、発明の名称 マイクロプロセッサ周辺素子 ３、補正をする者 事件との関係 特許出願人 ４、代理 人 住 所 ８５４５大阪市阿倍野区長池町２２番２２号
補正の内容 １）明細書第８頁第１２行目乃至第１２頁第１０行目に
、「この実施例は周辺素子１ａに・・・・・・１ａ＋１
ｂ；周辺素子、２；命令解読部」とあるのを次のように
補正する。「この実施例は周辺素子１ａに設けたレジス
タによ多動作停止及び動作停止解除を行なう周辺素子で
ある。 即ち第３図において、周辺素子１ａには、データバスＤ
Ｂのうち動作停止モード設定及び解除ビットとしてのデ
ータを保持するレジスタ５が設けられ、データバスの値
がレジスタ５に設定される。該レジスタ５は、後述する
アンドゲート７の出力が「１」のとき、上記データバス
からの設定値が「０」ならば、出力として内部制御信号
ＳＴには「０」が設定され、それをアンドゲート４に与
えてクロック信号φの通過を停止し、その結果内部り四
ツクＣＫを停止させて動作停止モードに入る。上記アン
ドゲート７の出力Ｅは、アドレスデコーダ６において周
辺素子１ａが具備する種々のレジスタの中から上記レジ
スタ５を選択口だアドレス信号ＲＡとして出力される。 上記アンドゲート７の他方の入力にはノアゲート８の出
力ＷＥが与えられている。該ノアゲート８０入力はチッ
プイネーブル信号σ丁及び書き込み信号Ｗ１が与えられ
、これらＣＥ、ＷＲが共にアクティブ（ｒＯＪ）のとき
上記ノアゲート８の出力ＷＥは「１」になシ、レジスタ
５の書き込み信号になる。一方上記と同様の方法でデー
タバスからレジスタ５ＫｒｌＪを設定すると、レジスタ
５の出力ＳＴは「１」になってアンドゲート４を開き、
クロック信号φが内部に供給されて動作停止が解除され
る。 ここで各実゛施例においてＣＰＵ及び周辺素子はいずれ
も０ＭＯ８）ランジスタで構成されるが、このような０
Ｍ０８回路で構成される周辺素子において内部クロック
を停止して動作停止を実現することは特に大きな利点が
あり、動作状態に保たれる場合に比べて大幅に消費電力
を低減することができる。即ち、０Ｍ０８回路にく矛い
て電流消費が生じる時点は信号の反転時であり、従って
最も頻繁に反転するクロック信号に基づく動作を停止さ
せることにより、効果的に電流消費を抑えることができ
る。特に動作停止解除が行えることによ多動作停止の利
用がしやすくなる〇 〈効 果〉 以上本発明によればＣＰＵに結合された周−辺素子が、
動作停止及び動作停止解除機能を備えることにより、各
種制御信号を利用して効率的に周辺素子を動作させるこ
とができ、経済的にすぐれたマイクロプロセッサ周辺素
子を得ることができる。 ４、図面の簡単な説明 第１図はマイクロプロセッサシステムの構成を示すブロ
ック図、第２図は本発明による一実施例のブロック図、
第３図は本発明による他の実施例のブロック図である。 １＋ ｌａ：周辺素子、 ２：命令解読部、」６剋図面
第２図を別紙の通り補正するＯ図面第３図を削除し、第
４図を第３図とじて別紙の通シ補正する。 以上 ｓ、 ２し１ ＠３図
ック図、第２図は本発明による一実施例のブロック図、
第３図及び第４図は本発明による他の実施例のブロック
図である。 ｆ ｌａ、ｌｂ：周辺素子、 ２：命令解読部、３：フ
リップフロップ、 ４：ゲート、 ＤＢ：データバス
、 Ｍｌ：命令読み出し信号、 ＳＴ：内部制御信号、
５：レジスタ、 ＣＥ：チップイネ−プル信号、 Ｗ
Ｒ：書き込み信号。 代理人 弁理士 福 士 愛 彦（他２名）手続補正書
７゜ 昭和５９年１月２ρ日 １、事件の表示 特願昭５８−１０８２７９ ２、発明の名称 マイクロプロセッサ周辺素子 ３、補正をする者 事件との関係 特許出願人 ４、代理 人 住 所 ８５４５大阪市阿倍野区長池町２２番２２号
補正の内容 １）明細書第８頁第１２行目乃至第１２頁第１０行目に
、「この実施例は周辺素子１ａに・・・・・・１ａ＋１
ｂ；周辺素子、２；命令解読部」とあるのを次のように
補正する。「この実施例は周辺素子１ａに設けたレジス
タによ多動作停止及び動作停止解除を行なう周辺素子で
ある。 即ち第３図において、周辺素子１ａには、データバスＤ
Ｂのうち動作停止モード設定及び解除ビットとしてのデ
ータを保持するレジスタ５が設けられ、データバスの値
がレジスタ５に設定される。該レジスタ５は、後述する
アンドゲート７の出力が「１」のとき、上記データバス
からの設定値が「０」ならば、出力として内部制御信号
ＳＴには「０」が設定され、それをアンドゲート４に与
えてクロック信号φの通過を停止し、その結果内部り四
ツクＣＫを停止させて動作停止モードに入る。上記アン
ドゲート７の出力Ｅは、アドレスデコーダ６において周
辺素子１ａが具備する種々のレジスタの中から上記レジ
スタ５を選択口だアドレス信号ＲＡとして出力される。 上記アンドゲート７の他方の入力にはノアゲート８の出
力ＷＥが与えられている。該ノアゲート８０入力はチッ
プイネーブル信号σ丁及び書き込み信号Ｗ１が与えられ
、これらＣＥ、ＷＲが共にアクティブ（ｒＯＪ）のとき
上記ノアゲート８の出力ＷＥは「１」になシ、レジスタ
５の書き込み信号になる。一方上記と同様の方法でデー
タバスからレジスタ５ＫｒｌＪを設定すると、レジスタ
５の出力ＳＴは「１」になってアンドゲート４を開き、
クロック信号φが内部に供給されて動作停止が解除され
る。 ここで各実゛施例においてＣＰＵ及び周辺素子はいずれ
も０ＭＯ８）ランジスタで構成されるが、このような０
Ｍ０８回路で構成される周辺素子において内部クロック
を停止して動作停止を実現することは特に大きな利点が
あり、動作状態に保たれる場合に比べて大幅に消費電力
を低減することができる。即ち、０Ｍ０８回路にく矛い
て電流消費が生じる時点は信号の反転時であり、従って
最も頻繁に反転するクロック信号に基づく動作を停止さ
せることにより、効果的に電流消費を抑えることができ
る。特に動作停止解除が行えることによ多動作停止の利
用がしやすくなる〇 〈効 果〉 以上本発明によればＣＰＵに結合された周−辺素子が、
動作停止及び動作停止解除機能を備えることにより、各
種制御信号を利用して効率的に周辺素子を動作させるこ
とができ、経済的にすぐれたマイクロプロセッサ周辺素
子を得ることができる。 ４、図面の簡単な説明 第１図はマイクロプロセッサシステムの構成を示すブロ
ック図、第２図は本発明による一実施例のブロック図、
第３図は本発明による他の実施例のブロック図である。 １＋ ｌａ：周辺素子、 ２：命令解読部、」６剋図面
第２図を別紙の通り補正するＯ図面第３図を削除し、第
４図を第３図とじて別紙の通シ補正する。 以上 ｓ、 ２し１ ＠３図
Claims (1)
- 【特許請求の範囲】 １、マイクロプロセッサ（ＣＰＵ）に結合された周辺素
子において、入力された信号に基いて内部で動作停止モ
ードを設定する手段と、該動作停止モードによって動作
継続のための信号の供給を阻止し、入力□された制御信
号によって前記阻止状態を解除するゲート回路とを備え
てなり、任意に動作停止及び動作停止解除を設定し得る
ことを特徴とするマイクロプロセッサ周辺素子。 ２、前記マイクロプロセッサ及び周辺素子は０ＭＯ８か
ら構成されてなることを特徴とする特許請求の範囲第１
項記載のマイクロプロセッサ周辺素子。 ３、 前記動作継続のための信号はクロック信号である
ことを特徴とする特許請求の範囲第１項又は第２項記載
のマイクロプロセッサ周辺素子。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58108279A JPS59231667A (ja) | 1983-06-15 | 1983-06-15 | マイクロプロセツサ周辺素子 |
| US06/619,302 US4694393A (en) | 1983-06-14 | 1984-06-11 | Peripheral unit for a microprocessor system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58108279A JPS59231667A (ja) | 1983-06-15 | 1983-06-15 | マイクロプロセツサ周辺素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59231667A true JPS59231667A (ja) | 1984-12-26 |
Family
ID=14480613
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58108279A Pending JPS59231667A (ja) | 1983-06-14 | 1983-06-15 | マイクロプロセツサ周辺素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59231667A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5862720A (ja) * | 1981-10-12 | 1983-04-14 | Hitachi Ltd | デ−タ処理装置におけるクロツク信号供給制御方法 |
| JPS59231666A (ja) * | 1983-06-14 | 1984-12-26 | Sharp Corp | マイクロプロセツサ周辺素子 |
-
1983
- 1983-06-15 JP JP58108279A patent/JPS59231667A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5862720A (ja) * | 1981-10-12 | 1983-04-14 | Hitachi Ltd | デ−タ処理装置におけるクロツク信号供給制御方法 |
| JPS59231666A (ja) * | 1983-06-14 | 1984-12-26 | Sharp Corp | マイクロプロセツサ周辺素子 |
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