JPS59230321A - Digital circuit - Google Patents

Digital circuit

Info

Publication number
JPS59230321A
JPS59230321A JP58106176A JP10617683A JPS59230321A JP S59230321 A JPS59230321 A JP S59230321A JP 58106176 A JP58106176 A JP 58106176A JP 10617683 A JP10617683 A JP 10617683A JP S59230321 A JPS59230321 A JP S59230321A
Authority
JP
Japan
Prior art keywords
vss
output
inverter
data
level
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP58106176A
Other languages
Japanese (ja)
Other versions
JPH0344458B2 (en
Inventor
Norishige Tanaka
田中　教成
Koichi Sato
晃一 佐藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Toshiba Electronic Device Solutions Corp
Original Assignee
Toshiba Corp
Toshiba Microelectronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp, Toshiba Microelectronics Corp filed Critical Toshiba Corp
Priority to JP58106176A priority Critical patent/JPS59230321A/en
Publication of JPS59230321A publication Critical patent/JPS59230321A/en
Publication of JPH0344458B2 publication Critical patent/JPH0344458B2/ja
Granted legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356104—Bistable circuits using complementary field-effect transistors

Landscapes

  • Manipulation Of Pulses (AREA)
  • Logic Circuits (AREA)

Abstract

PURPOSE:To decrase the total number of elements and the signal processing time and then to minimize the chip size by forming a data latch and a level shifter into a body. CONSTITUTION:A latch circuit and a level shift circuit are actuated by the voltage VSS-1 and VSS-2 respectively. In such a case, a relation ¦VDD-VSS-1¦< ¦VDD-VSS-2¦ is satisfied, where VDD means the power supply voltage. If a low level is applied to data D, FET2 and FET3 are turned off and on respectively and the output Q is set at VSS-2. When the data D is set at a high level, both FET2 and FET3 are turned on. In this case, the ON resistance ratio is set at a proper level to obtain the voltage close to VDD at the output Q. Thus the VSS1 is applied to the data D, and the VSS-2 can be delivered to the output Q. Furthermore a series circuit of FET2 and FET3 functions as an inverter, and the data D is applied to an inverter 1 which works with a clock phi. The output of the inverter 1 is inverted and fed back to an inverter 4 which works with a clock -phi to obtain a latch function.

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、ラッチ機能およびレベルシフト機能を有する
デジタル回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to a digital circuit having a latch function and a level shift function.

〔発明の技術的背景〕[Technical background of the invention]

第１図はラッチ機能およびレベルシフト機能を有するデ
ジタル回路で、それぞれ異なるｖｓＢ電位で動作するも
のである。すなわちラッチ回路はＶ！１８−１で動作し
、レベルシフト回路はＶｌｌｌ＋−２で動作しかつ次の
１）式が成立する。FIG. 1 shows a digital circuit having a latch function and a level shift function, each of which operates at different vsB potentials. In other words, the latch circuit is V! 18-1, and the level shift circuit operates at Vllll+-2, and the following equation 1) holds true.

ｆ＋　ＶＤＤ−Ｖｓｓ−１４〈１ＶＤＤ−Ｖｓｓ−２］
１　−１）そして第１図においてＳ、、Ｓ、・・・Ｓｎ
はＮピットのシフトレジスタでクロックφ０に同期して
データＤを順次に転送する。そしてり、、Ｌ、・・・Ｌ
ｎはシフトレジスタＳ、、Ｓ、・・・Ｓｎの各出力Ｑｔ
　。f+ VDD-Vss-14〈1VDD-Vss-2〈1VDD-Vss-2]
1-1) And in Figure 1, S,,S,...Sn
is an N-pit shift register that sequentially transfers data D in synchronization with clock φ0. Andri...L...L
n is each output Qt of shift register S, , S, ...Sn
.

Ｑ、−・Ｑｎをクロックφ１．Ｔ１に同期して取シ込む
Ｎ個のラッチ回路で電位ｖＩＮｇ−１系で動作する。Q, -Qn are clocked φ1. It operates on the potential vINg-1 system with N latch circuits that take in data in synchronization with T1.

そしてＦ、、Ｆ’、・・Ｆｎは各ラッチ回路り、、Ｌ。And F,,F',...Fn are each latch circuit,,L.

・・・Ｌｎの出力をレベルシフトするレベルシフト回路
である。そしてシフトレ・シフタＳ、、Ｓ、・・・Ｓｎ
の出力Ｑｌ　　＋Ｑ２　’−Ｑｎをラッチ回路り、、Ｌ
。...This is a level shift circuit that level shifts the output of Ln. And shifter shifter S,,S,...Sn
The output Ql +Q2'-Qn is a latch circuit, , L
.

・・・Ｌｎで保持し、この出力をレベルシフト回路Ｆ、
、Ｆ、・・・ＦｎによりＶｓｓ−２系の信号に変換して
出力Ｃ，，Ｇ、・・・Ｇｎを得る。... is held by Ln, and this output is sent to the level shift circuit F,
, F, . . . Fn are converted into Vss-2 system signals to obtain outputs C, , G, . . . Gn.

〔背景技術の問題点〕[Problems with background technology]

しかしながらこのようなものでは、シフトレジスタＪ　
　、Ｓ！　”’ＳｎのＶ２Ｏ−１系の出力Ｑ　＋　、Ｑ
　ｖ・・・Ｑｎを入力信号とするＶ２Ｏ−２系の回路で
は、先ずＶｓｓ−１系の信号をラッチ回路り、、Ｌ、・
・・Ｌｎで保持し、この出力信号によりレベルシフト回
路Ｆ、、Ｆ、・・・Ｆｎを駆動している。However, in such a case, the shift register J
,S! "'Sn's V2O-1 system output Q + , Q
In a V2O-2 system circuit that uses v...Qn as an input signal, first the Vss-1 system signal is passed through a latch circuit, L, .
. . Ln, and this output signal drives the level shift circuits F, , F, . . . Fn.

したがってこのようなものではデータラッチおよびレベ
ルシフトの２種類の機能を必要とし、第１図に示すもの
ではこの部分に２個のクロックドインバータ、２個のイ
ンバータおよび４個のＭＯＳ　−ＦＥＴとして合計１６
個の素子を用いることになる。よって複数、たとえばｎ
の信号列のためには１６×ｎの素子を必要とすることに
なる。Therefore, such a device requires two types of functions: data latch and level shift, and the device shown in Figure 1 has a total of two clocked inverters, two inverters, and four MOS-FETs in this part. 16
In this case, 2 elements are used. Therefore, plural, for example n
For a signal train of , 16×n elements are required.

このために信号処理時間を短縮化の必要性に伴ない並列
処理する信号数が増加するとそれによって素子数も大幅
に増加することになる。特に素子数の増加は、集積回路
化の際にチップサイズの大型化の大きな要因となる問題
があった。For this reason, if the number of signals to be processed in parallel increases due to the need to shorten signal processing time, the number of elements will also increase significantly. In particular, an increase in the number of elements has been a problem as it becomes a major factor in increasing the chip size when integrating circuits.

〔発明の目的〕[Purpose of the invention]

本発明は上記の事情に佳みてなされたもので、データラ
ッチおよびレベルシフタを一体化して行ない、全体の素
子数の増加を抑制することを目的とするものである。The present invention has been made in view of the above circumstances, and it is an object of the present invention to integrate a data latch and a level shifter to suppress an increase in the total number of elements.

〔発明の概要〕[Summary of the invention]

すなわち本発明は、第１の電位系で動作する第１のクロ
ックドインバータへデータを与えこの出力を第２の電位
系で動作するＰ型およびＮ型のＭＯＳ　−ＦＥＴの直列
回路の各ダートへ共通に与え、この直列接続点から出力
を得るとともに上記第１のクロックドインバータとは逆
相のり四ツクを与えられ第１の電位系で動作する第２の
り皇ツクドインバータを介して上記直列回路の各ダート
へ帰還することを特徴とするものである。That is, the present invention provides data to a first clocked inverter operating on a first potential system, and outputs the data to each dart of a series circuit of P-type and N-type MOS-FETs operating on a second potential system. The output is obtained from this series connection point, and the second clocked inverter operates on the first potential system and is supplied with a voltage having an opposite phase to the first clocked inverter. It is characterized by a return to each dart of the circuit.

〔発明の実施例〕[Embodiments of the invention]

以下本発明の一実施例を第２図に示すブロック図を参照
して詳細に説明する。図中１は入力にデータＤが与えら
れかつクロックｔで動作し、第１の電位系ｖｓｓ−１を
与えられる第１のクロックドインバータである。そして
２はＰ型ＭＯ８−ＦＥＴ、３はＮ型ＭＯ８−ＦＥＴ　”
ｔ”　Ｐ型ＭＯ８−ＦＥＴ　２のドレインとＮ型ＭＯ８
−ＦＥＴ　Ｊのドレインを直列に接続し、各ゲートに上
記第１のクロックドインバータ１の出力を共通に与える
。そして上記Ｐ型ＭＯ８−ＦＥＴ　２のソースを電源Ｖ
ＤＤに接続し、Ｎ型ＭＯ８−ＦＥＴ　３のソースを第２
の電位系Ｖｓａ−ｔニ接続シテイル。（”　Ｉ、テＰ　
型ＭＯ８−ＦＥＴ２とＮ型ＭＯ８−ＦＥＴ　３の直列接
続点から出力Ｑを得、かつこの出力ＱをクロックＴで動
作し１、第１の電位系Ｖ＊Ｓ−ｔが与えられる第２のり
ｐツー５− クドインパータ４を介して上記直列に接続したＰ型ＭＯ
８−ＦＥＴ　２およびＮ型ＭＯ８−ＦＥＴ　３のゲート
へ帰還するようにしている。Hereinafter, one embodiment of the present invention will be described in detail with reference to the block diagram shown in FIG. In the figure, reference numeral 1 denotes a first clocked inverter to which data D is applied, operates with a clock t, and receives a first potential system vss-1. 2 is a P-type MO8-FET, and 3 is an N-type MO8-FET.
t” P-type MO8-FET 2 drain and N-type MO8
- The drains of FET J are connected in series, and the output of the first clocked inverter 1 is commonly applied to each gate. Then, connect the source of the P-type MO8-FET 2 to the power supply V
DD and connect the source of N-type MO8-FET 3 to the second
The potential system Vsa-t connection point. (”I, TeP
An output Q is obtained from a series connection point of a type MO8-FET2 and an N-type MO8-FET3, and this output Q is operated with a clock T1, and a second voltage p is given to the first potential system V*S-t. Two 5 - P-type MO connected in series through Kudo Imperter 4
It is fed back to the gates of 8-FET 2 and N-type MO8-FET 3.

なおこの場合も第１図に示すブロック図と同様に、第１
、第２の電位系ｙｓｓ　−ｔ　、　Ｖｓｓ−２の間″？
”　、、Ｖ。。−Ｖｓｓ−′、１＜ＩＶ。。−Ｖｓ８−
２’　＋１なる関係を満足させるようにする。In this case, as well as the block diagram shown in FIG.
, the second potential system yss-t, and Vss-2''?
",,V..-Vss-', 1<IV..-Vs8-
Try to satisfy the relationship 2' +1.

このような構成であれば、今、データＤに′Ｌ′′を与
えると、Ｐ型ＮＯ８−ＦＥＴ　２はオフ、Ｎ型ＭＯ８−
ＦＥＴ　３１ｄオンし、出力Ｑは第２の電位系Ｖｓｓ−
２レベルの信号を得ることができる。With such a configuration, if 'L'' is given to data D, P-type NO8-FET 2 is turned off and N-type MO8-FET 2 is turned off.
FET 31d is turned on, and the output Q is the second potential system Vss-
Two level signals can be obtained.

またデータＤに′Ｈ″を与えると、Ｐ型ＭＯ８−ＦＥＴ
　２およびＮ型ＭＯ８−ＦＥＴ　３の両方がオンするが
そのオン抵抗比を適自に設定することにょ力出力Ｑに電
源ｖＤＤレベルに近いレベルの信号を得ることができる
。したがって入力側のデータＤとして第１の電位系Ｖ８
８−１の信号を与えて出力Ｑに第２の電位系Ｖｓｓ−２
の信号を得ることができる。Also, when data D is set to 'H', P-type MO8-FET
Both MO8-FET 2 and N-type MO8-FET 3 are turned on, but by appropriately setting their on-resistance ratios, it is possible to obtain a signal at the power output Q at a level close to the power supply vDD level. Therefore, as the data D on the input side, the first potential system V8
A signal of 8-1 is applied to the output Q of the second potential system Vss-2.
signal can be obtained.

６− また第２図に示すブロック図ではＰ型ＭＯ８−ＦＥＴ　
２とＮ型ＭＯ８−ＦＥＴ　３の直列回路はインバータと
して動作する。したがって第３図に示すブロック図のよ
うにデータＤをクロックφで動作するクロックドインバ
ータ１１へ与え、この出力をインバータ１２で反転して
出力Ｑを得ると七もにこの出力Ｑをクロックｆで動作す
るクロックドインバータ１３を介してインバータ１２の
入力へ帰還するものに等しい。そして、各クロックドイ
ンバータ１１．１３を第１の電位系Ｖ８１１−１で動作
させ、インバータ１２を第２の電位系Ｖｓｇ−２で動作
させればよい。6- Also, in the block diagram shown in Figure 2, the P-type MO8-FET
The series circuit of MO8-FET 2 and N-type MO8-FET 3 operates as an inverter. Therefore, as shown in the block diagram shown in FIG. 3, if data D is applied to a clocked inverter 11 that operates with a clock φ, and this output is inverted by an inverter 12 to obtain an output Q, then this output Q can be inputted with a clock f. This is equivalent to feeding back to the input of the inverter 12 via the clocked inverter 13 which is in operation. Then, each clocked inverter 11.13 may be operated with the first potential system V811-1, and the inverter 12 may be operated with the second potential system Vsg-2.

また本発明は上記実施例に限定されるものではなく、た
とえば第４図に示すようにクロックφで動作するクロッ
クドインバータ１１の出力にインバータ１２を直列に接
続して出力Ｑを得るようにしてもよい。この場合もクロ
ックドインバータ１１を第１の電位系Ｖｓｓ−１で動作
させ、インバータ１２を第２の電位系ＶＳＢ−２で動作
させることＫよりクロックφに同期するダイナミックな
ラッチ機能および信号レベルをＶｓｓ−ｓ系からＶｓｓ
−ｘ系へ変換するレベルシフト機能を合せもつことがで
きる。Further, the present invention is not limited to the above-mentioned embodiment, but for example, as shown in FIG. Good too. In this case as well, the clocked inverter 11 is operated with the first potential system Vss-1, and the inverter 12 is operated with the second potential system VSB-2. Vss from Vss-s system
It can also have a level shift function for converting to -x system.

また第５図に示すように第１の電位系Ｖ８８−１系で動
作するクロックドインバータ１４．１６と単なるインバ
ータ１５とを交互に直列接続にし、この出力にレベルシ
フト機能を有する第２の電位系Ｖｓｓ−２系で動作する
インバータ１７を設けるようにしてもよい。このように
すればレベルシフト機能を有し、かつダイナミック動作
を行なうシフトレジスタを構成することができる。Further, as shown in FIG. 5, clocked inverters 14 and 16 operating on the first potential system V88-1 system and a simple inverter 15 are alternately connected in series, and a second potential having a level shift function is applied to the output. An inverter 17 operating in the Vss-2 system may be provided. In this way, a shift register that has a level shift function and performs dynamic operation can be constructed.

また第６図に示すようにスタチック動作を行なうシフト
レジスタを構成することもできる。It is also possible to configure a shift register that performs static operation as shown in FIG.

この場合、第５図に示す構成において、各インｔ４−夕
１５．１７の出力を第１の電位系Ｖ８Ｉ！−１系で動作
するクロックドインバータ１８．１９を介して入力側へ
帰還すればよい。In this case, in the configuration shown in FIG. 5, the output of each input t4-15.17 is connected to the first potential system V8I! It is sufficient to feed back to the input side via clocked inverters 18 and 19 operating in the -1 system.

さらに第７図に示すように、第１の電位系Ｖｇａ−１系
の信号により第２の電位系Ｖ８８−２系の信号をオン、
オフするアナログスイッチを制御する回路を構成するよ
うにしてもよい。すなわち、クロックφ０に同期してデ
ータＤを順次に転送するＮビットのシフトレジスタＳ１
．Ｓ、・・・Ｓｎの出力Ｑｒ、Ｑｚ・・・Ｑｎを並列に
第１の電位系Ｖ８Ｂ−１系から第２の電位系Ｖｓｓ−２
系へレベルシフトし、かつラッチ機能を有するラッチ、
レベルシフト回路ＬＪ　　＋　ＬＩＴ”２　＝・ＬＦｎ
へ与える。このラッチ、レベルシフト回路ＬＦ、　　ｅ
　ＬＦ、　−・・ＬＦ　ｎは、それぞれ第２図に示すブ
ロック図と同一構成である。そしてこのラッチ、レベル
シフト回路ＬＦｔ　　ｒ　ＬＦ２・・・ＬＦ　ｎの出力
により各対応するアナログスイッチＡ、、Ａ、・・・Ａ
ｎをオン、オフ制御するようにしている。そしてこのア
ナログスイッチＡ、、Ａ、・・・Ａｎにより入出力端子
ＩＯ。Further, as shown in FIG. 7, the signal of the second potential system V88-2 is turned on by the signal of the first potential system Vga-1,
A circuit may be configured to control an analog switch that is turned off. That is, an N-bit shift register S1 that sequentially transfers data D in synchronization with clock φ0.
．． The outputs Qr, Qz...Qn of S,...Sn are connected in parallel from the first potential system V8B-1 system to the second potential system Vss-2.
A latch that shifts the level to the system and has a latch function,
Level shift circuit LJ + LIT”2 =・LFn
give to This latch, level shift circuit LF, e
LF, -...LF n have the same configuration as the block diagram shown in FIG. 2, respectively. Then, by the output of this latch and level shift circuit LFtr LF2...LFn, each corresponding analog switch A,,A,...A
n is controlled to turn on and off. The analog switches A, , A, . . . An provide input/output terminals IO.

位系ｙｓｓ−＝ｚ系の信号をオン、オフ制御するように
している。The signals of the phase system yss-=z system are controlled to be turned on and off.

〔発明の効果〕〔Effect of the invention〕

以上のように本発明によれば、データラッチ９− およびレベルシフタを一体化することができ全体の素子
数の少ないデジタル回路を提供することができる。As described above, according to the present invention, the data latch 9- and the level shifter can be integrated, and a digital circuit with a small number of elements in total can be provided.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は従来のラッチ機能およびレベルシフト機能を有
する回路の一例を示すブロック図、第２図は本発明の一
実施例を示すブロック図、第３図は第２図と等価なブロ
ック図、第４図けた各別のシフトレジスタを示すブロッ
ク図である。 １．４・・・クロックドインバータ、２，３・・・ＭＯ
Ｓ　−ＦＥＴ　０ 出願人代理人　　弁理士　鈴　江　武　彦１０−FIG. 1 is a block diagram showing an example of a conventional circuit having a latch function and a level shift function, FIG. 2 is a block diagram showing an embodiment of the present invention, and FIG. 3 is a block diagram equivalent to FIG. 2. FIG. 4 is a block diagram showing the different shift registers in FIG. 4; 1.4...Clocked inverter, 2,3...MO
S -FET 0 Applicant's agent Patent attorney Takehiko Suzue 10-

Claims (1)

【特許請求の範囲】[Claims] （１）　　ラッチ機能およびレベルシフト機能を有する
回路において、第１の電位系で動作するクロックドイン
バータと、第２の電位系で動作し上記クロックドインバ
ータの出力を共通にダートへ与えられる直列に接続した
Ｐ型ＭＯ８−ＦＥＴおよびＮ型ＭＯ８−ＦＩＴからなり
この直列接続点を出力とし第１の電位系の′Ｈルベルの
入力に対して上記Ｐ型ＭＯ８−ＦＥＴはオフ、上記Ｎ型
ＭＯ８−ＦＥＴはオンして第２の電位系の％　Ｌ　Ｉレ
ベルの信号を出力し、かつ第１の電位系のＳ　Ｌ　ルベ
ルの入力に対して上記Ｐ型ＭＯ８−ＦＩＴおよび上記Ｎ
型ＭＯ８−ＦＥＴの両方がオンしてそのオン抵抗比によ
り第２の電位系の％　ＨＩレベルの信号を出力するイン
バータを具備することを特徴とするデジタル回路。 （２、特許請求の範囲第１項記載のものにおいて、イン
バータの出力を第１の電位系で動作するクロックドイン
バータを介して入力側へ帰還することを特徴とするデジ
タル回路。(1) In a circuit having a latch function and a level shift function, a clocked inverter that operates on a first potential system and a clocked inverter that operates on a second potential system are connected in series so that the output of the clocked inverter is commonly applied to the dart. Consisting of a connected P-type MO8-FET and an N-type MO8-FIT, this series connection point is used as an output, and in response to the input of 'H level of the first potential system, the above-mentioned P-type MO8-FET is turned off, and the above-mentioned N-type MO8-FET is turned off. The FET is turned on and outputs a signal at the % LI level of the second potential system, and the P-type MO8-FIT and the N
1. A digital circuit comprising an inverter that outputs a %HI level signal of a second potential system when both MO8-FETs are turned on and their on-resistance ratios are turned on. (2. The digital circuit according to claim 1, characterized in that the output of the inverter is fed back to the input side via a clocked inverter that operates on the first potential system.
JP58106176A 1983-06-14 1983-06-14 Digital circuit Granted JPS59230321A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP58106176A JPS59230321A (en) 1983-06-14 1983-06-14 Digital circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP58106176A JPS59230321A (en) 1983-06-14 1983-06-14 Digital circuit

Publications (2)

Publication Number Publication Date
JPS59230321A true JPS59230321A (en) 1984-12-24
JPH0344458B2 JPH0344458B2 (en) 1991-07-08

Family

ID=14426933

Family Applications (1)

Application Number Title Priority Date Filing Date
JP58106176A Granted JPS59230321A (en) 1983-06-14 1983-06-14 Digital circuit

Country Status (1)

Country Link
JP (1) JPS59230321A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0318116A (en) * 1989-06-15 1991-01-25 Toshiba Corp Flip-flop circuit

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0318116A (en) * 1989-06-15 1991-01-25 Toshiba Corp Flip-flop circuit

Also Published As

Publication number Publication date
JPH0344458B2 (en) 1991-07-08

Similar Documents

Publication Publication Date Title
US4047091A (en) Capacitive voltage multiplier
JPS60114029A (en) Differential logic circuit
JPH0440894B2 (en)
US4749886A (en) Reduced parallel EXCLUSIVE or and EXCLUSIVE NOR gate
JP2583521B2 (en) Semiconductor integrated circuit
US4420695A (en) Synchronous priority circuit
US4297591A (en) Electronic counter for electrical digital pulses
JPS59230321A (en) Digital circuit
US4733365A (en) Logic arithmetic circuit
JP2786463B2 (en) Flip-flop circuit
JPS5925406B2 (en) level shift circuit
JPS6256018A (en) Complementary type semiconductor integrated circuit
JPS594890B2 (en) digital circuit
JPS6079599A (en) Shift register circuit
JPS63211914A (en) Master-slave type flip-flop circuit
JPH0431630Y2 (en)
JPS60114028A (en) Logical circuit
US5572561A (en) Frequency dividing circuit
JPH01225222A (en) Power-on reset circuit
JPS6137718B2 (en)
JPS59228425A (en) Level converting circuit
JPH02205110A (en) Flip-flop circuit device
JPH03228430A (en) Logic circuit
JPH04357712A (en) Cmos output buffer circuit
JPS59119594A (en) Dynamic shifting circuit