JPH04357712A - Cmos output buffer circuit - Google Patents
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- JPH04357712A JPH04357712A JP3132525A JP13252591A JPH04357712A JP H04357712 A JPH04357712 A JP H04357712A JP 3132525 A JP3132525 A JP 3132525A JP 13252591 A JP13252591 A JP 13252591A JP H04357712 A JPH04357712 A JP H04357712A
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Abstract
Description
【０００１】0001
【産業上の利用分野】本発明は半導体集積回路のＣＭＯ
Ｓ出力バッファ回路に関する。ＣＭＯＳ回路は広い範囲
にわたって使用されており、低消費電力とするために種
々の回路が考案されている。この中で、特に出力端子数
の多い場合や、出力端子に接続される浮遊容量等の負荷
容量が大きい場合に、トランジスタがオン／オフ時のピ
ーク電流値を低減することのできるＣＭＯＳ出力バッフ
ァ回路が要求されている。[Industrial Application Field] The present invention is applicable to CMO of semiconductor integrated circuits.
This invention relates to an S output buffer circuit. CMOS circuits are widely used, and various circuits have been devised to reduce power consumption. Among these, a CMOS output buffer circuit that can reduce the peak current value when the transistor is turned on/off, especially when there are many output terminals or when the load capacitance such as stray capacitance connected to the output terminal is large. is required.
【０００２】0002
【従来の技術】図８は従来例を説明する図を示す。
（Ａ）は従来例の回路を示し、Ｑ３はＰ−ＭＯＳトラン
ジスタ（ソースに○印を付して表す。以下同じ）、Ｑ４
はＮ−ＭＯＳトランジスタ、ＩＮＶ１、２はインバータ
を示す。Ｃはプリント配線板等の浮遊容量による負荷容
量である。2. Description of the Related Art FIG. 8 shows a diagram illustrating a conventional example. (A) shows a conventional circuit, Q3 is a P-MOS transistor (represented by marking the source with a circle; the same applies hereinafter), Q4
indicates an N-MOS transistor, and INV1 and INV2 indicate inverters. C is a load capacitance due to stray capacitance of a printed wiring board, etc.
【０００３】（Ｂ）はＩＮＶ１、２の特性を説明する図
であり、ＩＮＶ１のスレッショルド電圧（以下Ｖｔｈと
称する）１がＩＮＶ２のＶｔｈ２より高いものとする。
（Ｃ）は（Ａ）に示す回路の動作のタイムチャートであ
り、このタイムチャートにより動作を説明する。[0003] (B) is a diagram illustrating the characteristics of INV1 and INV2, and it is assumed that the threshold voltage (hereinafter referred to as Vth) 1 of INV1 is higher than Vth2 of INV2. (C) is a time chart of the operation of the circuit shown in (A), and the operation will be explained using this time chart.
【０００４】■ 入力端子Ａの電圧を示す。■ Ｉ
ＮＶ１の出力を示す。■の入力電圧がＩＮＶ１のＶｔｈ
１を超えた点で「ロウ」となり、ＩＮＶ１のＶｔｈ１よ
り低くなった点で「ハイ」となる。■ Indicates the voltage at input terminal A. ■I
The output of NV1 is shown. ■Input voltage is Vth of INV1
It becomes "low" when it exceeds 1, and becomes "high" when it becomes lower than Vth1 of INV1.
【０００５】■ ＩＮＶ２の出力を示す。■の入力電
圧がＩＮＶ２のＶｔｈ２を超えた点で「ロウ」となり、
ＩＮＶ２のＶｔｈ２より低くなった点で「ハイ」となる
。■ 出力端子Ｏの出力を示す。[0005] ■ Shows the output of INV2. When the input voltage of ■ exceeds Vth2 of INV2, it becomes "low",
It becomes "high" when it becomes lower than Vth2 of INV2. ■ Shows the output of output terminal O.
【０００６】（Ａ）の構成においては、ＩＮＶ２の出力
が「ロウ」のとき、Ｎ−ＭＯＳトランジスタＱ４が「オ
フ」となり、ＩＮＶ１の出力が「ロウ」のとき、Ｐ−Ｍ
ＯＳトランジスタＱ３が「オン」となり負荷容量Ｃを充
電し、出力端子Ｏの電圧が「ハイ」となる。In the configuration (A), when the output of INV2 is "low", the N-MOS transistor Q4 is "off", and when the output of INV1 is "low", the P-M
The OS transistor Q3 turns "on" and charges the load capacitor C, and the voltage at the output terminal O becomes "high".
【０００７】図中の矢印付きの点線は貫通電流を示す。
従来例においては、Ｐ−ＭＯＳトランジスタＱ３、Ｎ−
ＭＯＳトランジスタＱ４を同時に「オン」とさせないよ
う駆動することにより、貫通電流を防止し消費電力の増
大を防止している。[0007] A dotted line with an arrow in the figure indicates a through current. In the conventional example, P-MOS transistor Q3, N-
By driving the MOS transistor Q4 so that they are not turned on at the same time, a through current is prevented and an increase in power consumption is prevented.
【０００８】[0008]
【発明が解決しようとする課題】上述の従来例において
は、貫通電流を低減させることにより、消費電力の増大
を防止している。しかし、プリント配線板等の浮遊容量
による負荷容量Ｃに充電されていた電荷をＮ−ＭＯＳト
ランジスタＱ４をとおして放電する場合、或いはＰ−Ｍ
ＯＳトランジスタＱ３をとおして充電する場合ピーク電
流が流れ、ＧＮＤや電源にスパイクノイズが乗ってしま
う。In the conventional example described above, an increase in power consumption is prevented by reducing the through current. However, when discharging the charge stored in the load capacitance C due to the stray capacitance of a printed wiring board etc. through the N-MOS transistor Q4, or when
When charging through the OS transistor Q3, a peak current flows and spike noise is added to the GND and power supply.
【０００９】このようなスパイクノイズは出力ピンの多
いＬＳＩや出力端子に接続される負荷容量Ｃが大きい場
合に大きくなる。かかるスパイクノイズにより、誤動作
やラッチアップを発生する場合があり、負荷容量Ｃに充
放電する電流のピーク値を低く抑えることが必要である
。[0009] Such spike noise becomes large in LSIs having many output pins or in cases where the load capacitance C connected to the output terminals is large. Such spike noise may cause malfunction or latch-up, so it is necessary to suppress the peak value of the current that charges and discharges the load capacitor C to a low value.
【００１０】本発明は貫通電流を抑え、且つスパイクノ
イズの発生を低減することのできるＣＭＯＳ出力バッフ
ァ回路を実現しようとする。The present invention aims to realize a CMOS output buffer circuit that can suppress through current and reduce the occurrence of spike noise.
【００１１】[0011]
【課題を解決するための手段】図１は本発明の原理を説
明する図である。図中のＢ１、Ｂ２は入力を遅延させる
バッファ、Ｑ１は駆動能力の小さいＰ−ＭＯＳトランジ
スタ、Ｑ３は駆動能力の大きいＰ−ＭＯＳトランジスタ
、Ｑ２は駆動能力の小さいＮ−ＭＯＳトランジスタ、Ｑ
４は駆動能力の大きいＮ−ＭＯＳトランジスタである。[Means for Solving the Problems] FIG. 1 is a diagram illustrating the principle of the present invention. B1 and B2 in the figure are buffers that delay the input, Q1 is a P-MOS transistor with low driving ability, Q3 is a P-MOS transistor with high driving ability, Q2 is an N-MOS transistor with low driving ability, Q
4 is an N-MOS transistor with large driving ability.
【００１２】ここで、Ｐ−ＭＯＳトランジスタＱ１とＮ
−ＭＯＳトランジスタＱ２のゲートはそれぞれ入力端子
Ａに接続し、Ｐ−ＭＯＳトランジスタＱ３とＮ−ＭＯＳ
トランジスタＱ４のゲートはそれぞれ入力端子Ａにバッ
ファＢ１、Ｂ２を介して接続する。Here, P-MOS transistors Q1 and N
- The gates of MOS transistor Q2 are connected to input terminal A, and P-MOS transistor Q3 and N-MOS
The gates of transistor Q4 are connected to input terminal A via buffers B1 and B2, respectively.
【００１３】Ｐ−ＭＯＳトランジスタＱ１、Ｑ３、Ｎ−
ＭＯＳトランジスタＱ２、Ｑ４のドレインを接続した点
を出力端子Ｏとする。Ｃはプリント配線板等の浮遊容量
による負荷容量であり、まず駆動能力の小さなＰ−ＭＯ
ＳトランジスタＱ１、Ｎ−ＭＯＳトランジスタＱ２によ
り負荷容量Ｃを放電、充電した後、駆動能力の大きなＰ
−ＭＯＳトランジスタＱ３、Ｎ−ＭＯＳトランジスタＱ
４により放電、充電することにより、ピーク電流値を低
く抑えることができる。P-MOS transistors Q1, Q3, N-
The point where the drains of MOS transistors Q2 and Q4 are connected is defined as an output terminal O. C is the load capacitance due to stray capacitance of printed wiring boards, etc. First, P-MO with small drive capacity
After discharging and charging the load capacitance C by the S transistor Q1 and the N-MOS transistor Q2, the P
-MOS transistor Q3, N-MOS transistor Q
By discharging and charging according to 4, the peak current value can be kept low.
【００１４】また、駆動能力の大きなＰ−ＭＯＳトラン
ジスタＱ３、Ｎ−ＭＯＳトランジスタＱ４に対して、駆
動能力の大きなＰ−ＭＯＳトランジスタＱ５、Ｎ−ＭＯ
ＳトランジスタＱ６を追加し、バッファＢ３、Ｂ４によ
り、動作タイミングをずらすことにより、そのピーク電
流値を低く抑えることができる。Furthermore, in contrast to the P-MOS transistor Q3 and N-MOS transistor Q4, which have large driving capacity, P-MOS transistor Q5 and N-MOS transistor Q5, which have large driving capacity,
By adding the S transistor Q6 and shifting the operation timing using the buffers B3 and B4, the peak current value can be suppressed to a low value.
【００１５】さらに、Ｐ−ＭＯＳトランジスタＱ１、Ｑ
３のソースと電源ＶＤＤの間に、ゲートとドレインを接
続したＰ−ＭＯＳトランジスタＱ７、Ｑ８を設けること
によりピーク電流値を低く抑えることができる。Furthermore, P-MOS transistors Q1, Q
By providing P-MOS transistors Q7 and Q8 whose gates and drains are connected between the source of the transistor No. 3 and the power supply VDD, the peak current value can be suppressed to a low level.
【００１６】[0016]
【作用】ドレイン同志を相互に接続した駆動能力の小さ
なＰ−ＭＯＳトランジスタＱ１、Ｎ−ＭＯＳトランジス
タＱ２に、ドレイン同志を相互に接続した駆動能力の大
きなＰ−ＭＯＳトランジスタＱ３、Ｎ−ＭＯＳトランジ
スタＱ４を並列に接続し、バッファＢ１、Ｂ２によりそ
れぞれの動作タイミングをずらす。[Operation] A P-MOS transistor Q1 and an N-MOS transistor Q2 with a low driving ability and a P-MOS transistor Q3 and an N-MOS transistor Q4 with a high driving ability and whose drains are connected together are connected to each other. They are connected in parallel and their respective operation timings are shifted by buffers B1 and B2.
【００１７】初めに、駆動能力の小さなＰ−ＭＯＳトラ
ンジスタＱ１、Ｎ−ＭＯＳトランジスタＱ２が動作し、
負荷容量Ｃの放電（または充電）を開始した後、動作タ
イミングをずらして駆動能力の大きなＰ−ＭＯＳトラン
ジスタＱ３、Ｎ−ＭＯＳトランジスタＱ４が動作するこ
とにより、負荷容量Ｃを放電（または充電）するピーク
電流値を低く抑えることが可能となる。First, the P-MOS transistor Q1 and the N-MOS transistor Q2, each having a small driving capacity, operate.
After starting discharging (or charging) the load capacitor C, the P-MOS transistor Q3 and N-MOS transistor Q4 with large drive capacity operate by shifting the operation timing, thereby discharging (or charging) the load capacitor C. It becomes possible to keep the peak current value low.
【００１８】また、図３の構成においてバッファＢ３、
Ｂ４の動作を、バッファＢ１、Ｂ２の動作に対して遅延
させ、駆動能力の大きなＰ−ＭＯＳトランジスタＱ５、
Ｎ−ＭＯＳトランジスタＱ６の動作を、駆動能力の大き
なＰ−ＭＯＳトランジスタＱ３、Ｎ−ＭＯＳトランジス
タＱ４に対して時間差をもたせることにより、ピーク電
流値を低く抑えることが可能となる。Furthermore, in the configuration of FIG. 3, the buffer B3,
The operation of B4 is delayed with respect to the operation of buffers B1 and B2, and a P-MOS transistor Q5 with a large driving capacity is used.
By providing a time difference in the operation of the N-MOS transistor Q6 with respect to the P-MOS transistor Q3 and the N-MOS transistor Q4, which have large driving capabilities, it is possible to suppress the peak current value to a low value.
【００１９】さらに、図４の構成において、Ｐ−ＭＯＳ
トランジスタＱ７、Ｑ８を設けることにより、Ｐ−ＭＯ
ＳトランジスタＱ１、Ｑ３に印可される電源電圧ＶＤＤ
をＶＤＤ−Ｖｔｈとして、負荷容量Ｃに充電する電荷を
減らすことにりピーク電流値を低く抑えることが可能と
なる。Furthermore, in the configuration of FIG.
By providing transistors Q7 and Q8, P-MO
Power supply voltage VDD applied to S transistors Q1 and Q3
By setting C to VDD-Vth and reducing the charge charged to the load capacitor C, it is possible to suppress the peak current value to a low value.
【００２０】[0020]
【実施例】図２は本発明によるピーク値の減少を説明す
る図であり、例として負荷容量Ｃに充電した電荷を放電
する動作で説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 2 is a diagram illustrating the reduction of the peak value according to the present invention. As an example, the operation of discharging the charge stored in the load capacitor C will be explained.
【００２１】先ず、図１の回路において、Ｐ−ＭＯＳト
ランジスタＱ３が「オン」で、Ｎ−ＭＯＳトランジスタ
Ｑ４が「オフ」の時に負荷容量Ｃを充電する。次いで、
Ｎ−ＭＯＳトランジスタＱ４が「オン」となった時負荷
容量Ｃの電荷を放電する。First, in the circuit shown in FIG. 1, the load capacitor C is charged when the P-MOS transistor Q3 is "on" and the N-MOS transistor Q4 is "off". Then,
When the N-MOS transistor Q4 is turned on, the charge in the load capacitance C is discharged.
【００２２】初めに、駆動能力の小さなＮ−ＭＯＳトラ
ンジスタＱ２で負荷容量Ｃに充電した電荷を一部放電し
た後、駆動能力の大きなＮ−ＭＯＳトランジスタＱ４に
より残りの電荷を放電する。図中の（Ａ）は従来例の放
電電流の波形を示し、（Ｂ）は本発明による放電電流の
波形を示す。図中の細線はそれぞれＮ−ＭＯＳトランジ
スタＱ２、Ｑ４の放電電流の波形を示し、太線はその合
成値、点線は従来例による放電電流を示し、従来例に比
して放電電流のピーク値が減少しているのが分かる。First, the N-MOS transistor Q2, which has a small driving ability, partially discharges the charge stored in the load capacitor C, and then the remaining charge is discharged by the N-MOS transistor Q4, which has a large driving ability. In the figure, (A) shows the waveform of the discharge current of the conventional example, and (B) shows the waveform of the discharge current according to the present invention. The thin lines in the figure show the waveforms of the discharge currents of the N-MOS transistors Q2 and Q4, the thick lines show the combined value, and the dotted lines show the discharge current according to the conventional example, and the peak value of the discharge current is reduced compared to the conventional example. I can see what you're doing.
【００２３】この場合、Ｐ−ＭＯＳトランジスタＱ３、
Ｎ−ＭＯＳトランジスタＱ４には貫通電流は流れること
はないが、Ｐ−ＭＯＳトランジスタＱ１、Ｎ−ＭＯＳト
ランジスタＱ２には貫通電流が流れている。しかし、こ
れは駆動能力の小さなトランジスタに流れる貫通電流で
あるので、零ではないが殆ど無視できるレベルの量であ
る。In this case, the P-MOS transistor Q3,
No through current flows through the N-MOS transistor Q4, but through current flows through the P-MOS transistor Q1 and the N-MOS transistor Q2. However, since this is a through current flowing through a transistor with a small driving ability, the amount is at an almost negligible level, although it is not zero.
【００２４】図３は本発明の実施例を説明する図を示す
。図３の構成は図１の構成に駆動能力の大きなＰ−ＭＯ
ＳトランジスタＱ５と、駆動能力の大きなＮ−ＭＯＳト
ランジスタＱ６とバッファＢ３、Ｂ４を追加したもので
ある。FIG. 3 shows a diagram illustrating an embodiment of the present invention. The configuration in Figure 3 is a P-MO with a large drive capacity in addition to the configuration in Figure 1.
It has an S transistor Q5, an N-MOS transistor Q6 with a large driving capacity, and buffers B3 and B4 added thereto.
【００２５】図３の構成においてバッファＢ３、Ｂ４の
動作を、バッファＢ１、Ｂ２の動作に対して遅延させる
ことにより、駆動能力の大きなＰ−ＭＯＳトランジスタ
Ｑ５、Ｎ−ＭＯＳトランジスタＱ６の動作を、駆動能力
の大きなＰ−ＭＯＳトランジスタＱ３、Ｎ−ＭＯＳトラ
ンジスタＱ４に対して時間差をもたせて動作させ、さら
にピーク電流値を低く抑えることが可能となる。In the configuration of FIG. 3, by delaying the operation of buffers B3 and B4 with respect to the operation of buffers B1 and B2, the operation of P-MOS transistor Q5 and N-MOS transistor Q6, which have a large driving capacity, is It is possible to operate the P-MOS transistor Q3 and the N-MOS transistor Q4, which have a large capacity, with a time difference, and further suppress the peak current value to a low value.
【００２６】図４は本発明のその他の実施例を説明する
図であり、図１の構成に駆動能力の大きなＰ−ＭＯＳト
ランジスタＱ７、Ｑ８を追加したものであり、そのＶｔ
ｈは同一値（同じ種類のＰ−ＭＯＳトランジスタを使用
する）とする。FIG. 4 is a diagram illustrating another embodiment of the present invention, in which P-MOS transistors Q7 and Q8 with large driving capacity are added to the configuration of FIG.
It is assumed that h has the same value (the same type of P-MOS transistor is used).
【００２７】負荷容量Ｃに充電される電荷ｑは、ｑ＝Ｃ
Ｖ
で表される。図４の構成においては、負荷容量Ｃに印可
される電圧がＶＤＤ−Ｖｔｈとなるので、この場合の容
量Ｃに充電される電荷ｑは、
ｑ＝Ｃ×（ＶＤＤ−Ｖｔｈ）
となり、Ｃ×Ｖｔｈ分だけ低く抑えることが可能となる
。The charge q charged to the load capacitance C is q=C
Represented by V. In the configuration of FIG. 4, the voltage applied to the load capacitor C is VDD-Vth, so the charge q charged to the capacitor C in this case is q=C×(VDD-Vth), and C×Vth This makes it possible to keep the amount low.
【００２８】図５は本発明のその他の実施例の効果を説
明する図であり、図４の構成における出力端子Ｏの出力
波形を示す。図６は本発明の実施例のトライステートバ
ッファを説明する図であり、図４の構成にインバータＩ
ＮＶ３と否定論理積回路（以下ＮＡＮＤ回路と称する）
ＮＡ１と、否定論理和回路（以下ＮＯＲ回路と称する）
ＮＲ１とを追加した回路であり、制御端子ＣＯＮに加え
る制御入力により、データ端子Ｄより入力された信号の
出力を制御するものである。FIG. 5 is a diagram for explaining the effect of another embodiment of the present invention, and shows the output waveform of the output terminal O in the configuration of FIG. FIG. 6 is a diagram illustrating a tri-state buffer according to an embodiment of the present invention.
NV3 and NAND circuit (hereinafter referred to as NAND circuit)
NA1 and a negative OR circuit (hereinafter referred to as a NOR circuit)
NR1 is added, and the output of the signal input from the data terminal D is controlled by the control input applied to the control terminal CON.
【００２９】図７は本発明の実施例の入出力バッファを
説明する図であり、図６の構成にさらにバッファＢ５を
追加することにより、１つの端子を入出力で共用できる
ようにした入出力バッファを示す。FIG. 7 is a diagram illustrating an input/output buffer according to an embodiment of the present invention. By adding a buffer B5 to the configuration of FIG. 6, one terminal can be shared for input/output. Indicates a buffer.
【００３０】また、図３においては、Ｐ−ＭＯＳトラン
ジスタＱ５、Ｎ−ＭＯＳトランジスタＱ６を設けた構成
であるが、Ｐ−ＭＯＳトランジスタＱｎ、Ｎ−ＭＯＳト
ランジスタＱｎをｎ組設けることも可能である。Although FIG. 3 shows a configuration in which a P-MOS transistor Q5 and an N-MOS transistor Q6 are provided, it is also possible to provide n sets of P-MOS transistors Qn and N-MOS transistors Qn.
【００３１】[0031]
【発明の効果】本発明によれば、出力ピンに接続されて
いる負荷容量に充放電さる電荷を時間差をつけて充放電
することにより、電荷の変化量を少なくしてスパイクノ
イズを低く抑えることができる。また、負荷容量に充電
される電荷を減らすことによりスパイクノイズを低く抑
えることができる。[Effects of the Invention] According to the present invention, by charging and discharging the charge to the load capacitor connected to the output pin with a time lag, it is possible to reduce the amount of change in charge and suppress spike noise to a low level. Can be done. In addition, by reducing the charge charged to the load capacitance, spike noise can be suppressed to a low level.
【図１】 本発明の原理を説明する図[Figure 1] Diagram explaining the principle of the present invention
【図２】 本
発明によるピーク値の減少を説明する図[Figure 2] Diagram explaining the reduction in peak value according to the present invention
【図３】 本
発明の実施例を説明する図[Figure 3] Diagram explaining an embodiment of the present invention
【図４】 本発明のその他
の実施例を説明する図FIG. 4 Diagram explaining other embodiments of the present invention
【図５】 本発明のその他の実
施例の効果を説明する図[Fig. 5] Diagram explaining the effects of other embodiments of the present invention
【図６】 本発明の実施例の
トライステートバッファを説明する図[Fig. 6] Diagram explaining a tri-state buffer according to an embodiment of the present invention.
【図７】 本発明の実施例を入出力バッファを説明す
る図[Figure 7] A diagram explaining an input/output buffer according to an embodiment of the present invention
【図８】 従来例を説明する図[Figure 8] Diagram explaining the conventional example
Ｑ１、Ｑ３、Ｑ５、Ｑ７、Ｑ８ Ｐ−ＭＯＳトランジ
スタ
Ｑ２、Ｑ４、Ｑ６ Ｎ−ＭＯＳトランジスタＢ１、Ｂ
２、Ｂ３、Ｂ４、Ｂ５ バッファＣ 負荷容量
ＩＮＶ１、ＩＮＶ２、ＩＮＶ３ インバータＮＡ１
否定論理積回路
ＮＲ１ 否定論理和回路Q1, Q3, Q5, Q7, Q8 P-MOS transistor Q2, Q4, Q6 N-MOS transistor B1, B
2, B3, B4, B5 Buffer C Load capacitance INV1, INV2, INV3 Inverter NA1
NOR circuit NR1 NOR circuit
Claims (3)
Ａ）に接続し、ドレインを相互に接続したＰ−ＭＯＳト
ランジスタ（Ｑ１）とＮ−ＭＯＳトランジスタ（Ｑ２）
と、ドレインを相互に接続したＰ−ＭＯＳトランジスタ
（Ｑ３）とＮ−ＭＯＳトランジスタ（Ｑ４）と、入力側
は入力端子（Ａ）に接続され出力側は前記Ｐ−ＭＯＳト
ランジスタ（Ｑ３）、Ｎ−ＭＯＳトランジスタ（Ｑ４）
のゲートに接続したバッファ（Ｂ１、Ｂ２）よりなり、
２つの前記Ｐ−ＭＯＳトランジスタ（Ｑ１、Ｑ３）のソ
ースを電源（ＶＤＤ）に、２つの前記Ｎ−ＭＯＳトラン
ジスタ（Ｑ２、Ｑ４）のソースを大地（ＧＮＤ）に接続
し、前記Ｐ−ＭＯＳトランジスタ（Ｑ１）とＮ−ＭＯＳ
トランジスタ（Ｑ２）のドレインの接続点と前記Ｐ−Ｍ
ＯＳトランジスタ（Ｑ３）とＮ−ＭＯＳトランジスタ（
Ｑ４）のドレインの接続点を相互に接続した点を出力端
子（Ｏ）とすることを特徴とするＣＭＯＳ出力バッファ
回路。[Claim 1] The gates are connected to each other and then connected to the input terminal (
A) P-MOS transistor (Q1) and N-MOS transistor (Q2) whose drains are connected to each other
, a P-MOS transistor (Q3) and an N-MOS transistor (Q4) whose drains are connected to each other, and whose input side is connected to the input terminal (A) and whose output side is the P-MOS transistor (Q3) and N-MOS transistor (Q3), whose drains are connected to each other. MOS transistor (Q4)
Consists of buffers (B1, B2) connected to the gates of
The sources of the two P-MOS transistors (Q1, Q3) are connected to a power supply (VDD), the sources of the two N-MOS transistors (Q2, Q4) are connected to the ground (GND), and the P-MOS transistors (Q1, Q3) are connected to the ground (GND). Q1) and N-MOS
The connection point of the drain of the transistor (Q2) and the P-M
OS transistor (Q3) and N-MOS transistor (
A CMOS output buffer circuit characterized in that a point where the connection points of the drains of Q4) are connected together is an output terminal (O).
Ｓトランジスタ（Ｑ５）と、Ｎ−ＭＯＳトランジスタ（
Ｑ６）と、バッファ（Ｂ３、Ｂ４）を設け、Ｐ−ＭＯＳ
トランジスタ（Ｑ５）と、Ｎ−ＭＯＳトランジスタ（Ｑ
６）のドレインを相互に接続した上で出力端子（Ｏ）に
接続し、Ｐ−ＭＯＳトランジスタ（Ｑ５）のソースを電
源（ＶＤＤ）に、Ｎ−ＭＯＳトランジスタ（Ｑ５）のソ
ースを大地（ＧＮＤ）に接続し、前記バッファ（Ｂ３、
Ｂ４）の入力側は入力端子（Ａ）に接続し、出力側は前
記Ｐ−ＭＯＳトランジスタ（Ｑ５）、Ｎ−ＭＯＳトラン
ジスタ（Ｑ５）のゲートに接続したことを特徴とするＣ
ＭＯＳ出力バッファ回路。2. The structure according to claim 1, wherein P-MO
S transistor (Q5) and N-MOS transistor (
Q6) and buffers (B3, B4) are provided, and P-MOS
transistor (Q5) and N-MOS transistor (Q
6) are connected to each other and then to the output terminal (O), the source of the P-MOS transistor (Q5) is connected to the power supply (VDD), and the source of the N-MOS transistor (Q5) is connected to the ground (GND). and the buffer (B3,
The input side of B4) is connected to the input terminal (A), and the output side is connected to the gates of the P-MOS transistor (Q5) and the N-MOS transistor (Q5).
MOS output buffer circuit.
つの前記Ｐ−ＭＯＳトランジスタ（Ｑ１、Ｑ３）のソー
スと電源（ＶＤＤ）の間に、ゲートとドレインを接続し
た２つのＰ−ＭＯＳトランジスタ（Ｑ７、Ｑ８）を設け
たことを特徴とするＣＭＯＳ出力バッファ回路。3. The configuration according to claim 1, wherein 2
A CMOS output buffer characterized in that two P-MOS transistors (Q7, Q8) whose gates and drains are connected are provided between the sources of the two P-MOS transistors (Q1, Q3) and a power supply (VDD). circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3132525A JPH04357712A (en) | 1991-06-04 | 1991-06-04 | Cmos output buffer circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3132525A JPH04357712A (en) | 1991-06-04 | 1991-06-04 | Cmos output buffer circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04357712A true JPH04357712A (en) | 1992-12-10 |
Family
ID=15083340
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3132525A Withdrawn JPH04357712A (en) | 1991-06-04 | 1991-06-04 | Cmos output buffer circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04357712A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010114937A (en) * | 1993-11-17 | 2010-05-20 | Renesas Technology Corp | Output circuit |
| JP2011116055A (en) * | 2009-12-04 | 2011-06-16 | Oki Data Corp | Driving circuit, driving device, and image forming apparatus |
-
1991
- 1991-06-04 JP JP3132525A patent/JPH04357712A/en not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010114937A (en) * | 1993-11-17 | 2010-05-20 | Renesas Technology Corp | Output circuit |
| JP2011116055A (en) * | 2009-12-04 | 2011-06-16 | Oki Data Corp | Driving circuit, driving device, and image forming apparatus |
| US9048841B2 (en) | 2009-12-04 | 2015-06-02 | Oki Data Corporation | Driver circuit, driver apparatus, and image forming apparatus |
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