KR100299050B1 - Complementary gate-source clock driver and flip-flop driven thereby - Google Patents

Complementary gate-source clock driver and flip-flop driven thereby Download PDF

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Abstract

본 발명은 상보 게이트-소스 파형의 절반 스윙 클럭구동회로와 이를 적용한 플립플롭을 개시한다. 본 발명에 따른 상보 게이트-소스 파형의 절반 스윙 클럭을 적용한 플립플롭은 상보적으로 VDD/2의 스윙폭을 갖는 클럭(CKNH, CKNL, CKPH, CKPL)을 전류증폭감지부에 있는 각각의 NMOS트랜지스터(21)와 PMOS트랜지스터(41, 42)의 게이트와 소스에 인가하여 풀립플롭의 트랜지스터의 게이트-소스를 180도 위상이 상이한 클럭으로 상보적으로 동시에 구동함으로써 매우 낮은 전력을 소비하면서도 완전 스윙하는 플립플롭과 동일한 지연속도를 유지할 수 있어, 저전력과 고속의 클럭 시스템을 갖는 CMOS VLSI 칩을 구현할 수 있다.The present invention discloses a half swing clock driver circuit of a complementary gate-source waveform and a flip-flop using the same. The flip-flop applying the half swing clock of the complementary gate-source waveform according to the present invention has a clock width (CKNH, CKNL, CKPH, and CKPL) having a swing width of VDD / 2, respectively. (21) and PMOS transistors (41, 42) applied to the gate and source of the flip-flop transistor gate-source of the complementary simultaneous drive to the clock 180 degrees out of phase, consuming very low power, but full swing flip The same latency as the flop can be maintained, enabling CMOS VLSI chips with low power and high speed clock systems.

Description

상보 게이트-소스 클럭구동회로와 이를 적용한 플립플롭{Complementary gate-source clock driver and flip-flop driven thereby}Complementary gate-source clock driver and flip-flop driven thereby

본 발명은 상보 게이트-소스 클럭구동회로와 이를 적용한 플립플롭에 관한 것으로서, 특히 클럭의 스윙폭이 절반으로 감소된 상보게이트 파형의 절반스윙 클럭구동회로와 이를 이용하여 지연시간을 보상하고 소비전력을 절감한 플립플롭에 관한 것이다.The present invention relates to a complementary gate-source clock driver circuit and a flip-flop using the same, in particular a half swing clock driver circuit of a complementary gate waveform whose swing width of the clock is reduced by half, and using the same to compensate for delay time and reducing power consumption. It is about the flip-flop which was saved.

도 1은 종래의 완전 스윙 클럭을 이용한 플립플롭의 회로도이다.1 is a circuit diagram of a flip-flop using a conventional full swing clock.

도 1의 동작을 살펴보면, 플립플롭은 낸드게이트(31, 32)로 구성된 래치(30)에 인가되는 입력펄스의 처리속도를 개선하기 위한 전류증폭감지부(10)로 구성되며, 클럭이 로우레벨일 때 PMOS트랜지스터(11, 14)가 도통하여, 캐패시터 성분을 갖는 P와의 노드는 하이레벨이 되고 NMOS트랜지스터(21)는 차단된다. 이때, D플립플롭의 입력단자(D)에 하이레벨이 인가되면, NMOS트랜지스터(20)는 차단되며, 도 2에 도시된 바와 같이 완전 스윙하는 클럭(CK)이 다시 하이레벨로 반전되면 NMOS트랜지스터(15, 17, 21)는 도통상태가 되고, NMOS트랜지스터(20)는 차단된다.Referring to the operation of Figure 1, the flip-flop is composed of a current amplification detection unit 10 for improving the processing speed of the input pulse applied to the latch 30 consisting of the NAND gate (31, 32), the clock is a low level When PMOS transistors 11 and 14 are turned on, P having a capacitor component Node becomes high level and NMOS transistor 21 is cut off. At this time, when the high level is applied to the input terminal D of the D flip-flop, the NMOS transistor 20 is cut off, and as shown in FIG. 2, when the fully swinging clock CK is inverted to the high level again, the NMOS transistor is 15, 17, and 21 are in a conductive state, and the NMOS transistor 20 is cut off.

이에 따라서, 노드 P는 하이레벨을 유지하고는 로우레벨로 변환되어 낸드게이트(31, 32)로 구성된 래치부(30)의 출력 Q는 하이레벨이되고,는 로우레벨로 되어 D플립플롭으로 동작된다. 이러한 D플립플롭의 클럭 시스템의 한 클럭 사이클 동안 소모되는 전하의 양은 수학식1과 같이 나타낼 수 있다.Accordingly, node P maintains a high level Is converted to the low level so that the output Q of the latch portion 30 composed of the NAND gates 31 and 32 becomes high level, Goes low and operates as a D flip-flop. The amount of charge consumed during one clock cycle of the D flip-flop clock system can be expressed by Equation (1).

여기서, CN은 NMOS트랜지스터(21)의 게이트 캐패시턴스이고, CP는 PMOS트랜지스터(11, 14)의 게이트 캐패시턴스, VDD는 공급전원이며, 이때 소모되는 에너지는 QconvVDD이다.Here, C N is a gate capacitance of the NMOS transistor 21, C P is a gate capacitance of the PMOS transistors 11 and 14, V DD is a supply power, and the energy consumed at this time is Q conv V DD .

일반적으로 CMOS 집적회로 칩에서 클럭시스템이 소모하는 전력은 전체 칩의 전력 소모의 20% 내지 45%를 차지하며, 이러한 클럭시스템의 전력의 대부분은 주로클럭구동회로가 상술된 종래의 플립플롭을 구동하기 위해 소모된다. 따라서, 집적회로 칩의 소모전력을 줄이기 위하여 클럭시스템의 전력소모를 줄이는 것이 효과적인 방법이며, 이를 위한 종래에는 클럭시스템의 클럭 스윙폭을 전반으로 줄이는 방법을 적용하였다. 그러나, 클럭 스윙폭이 절반으로 감소되면 플립플롭에서 클럭 트랜지스터의 게이트-소스 전압이 동일하게 감소되어 플립플롭의 지연시간이 2배 이상 증가되는 단점이 있었다.In general, the power consumed by a clock system in a CMOS integrated circuit chip accounts for 20% to 45% of the power consumption of the entire chip, and most of the power of the clock system mainly drives a conventional flip-flop in which a clock driver circuit is described above. To consume. Therefore, in order to reduce the power consumption of the integrated circuit chip, it is an effective method to reduce the power consumption of the clock system. For this purpose, a method of reducing the clock swing width of the clock system as a whole has been applied. However, if the clock swing width is reduced by half, the gate-source voltage of the clock transistor in the flip-flop is equally reduced, thereby increasing the flip-flop delay time by more than two times.

본 발명이 이루고자하는 기술적 과제는 상보 게이트-소스 파형의 절반 스윙 클럭구동회로를 제공하고, 이를 적용하여 전력소모를 대폭 줄이며 절반 스윙에 따른 지연시간의 증가가 없는 상보 게이트-소스 파형의 절반 스윙 클럭을 이용하는 플립플롭을 제공하는 데 있다.The technical problem to be achieved by the present invention is to provide a half swing clock driving circuit of the complementary gate-source waveform, by applying this significantly reduced the power consumption and half swing clock of the complementary gate-source waveform without increasing the delay time according to the half swing It is to provide a flip-flop using.

도 1은 종래의 완전 스윙 클럭을 이용한 플립플롭의 회로도이다.1 is a circuit diagram of a flip-flop using a conventional full swing clock.

도 2는 도 1에 도시된 플립플롭 회로의 완전 스윙 클럭의 타이밍도이다.FIG. 2 is a timing diagram of a complete swing clock of the flip-flop circuit shown in FIG. 1.

도 3a는 본 발명에 따른 플립플롭을 설명하기 위한 회로도이다.3A is a circuit diagram illustrating a flip-flop according to the present invention.

도 3b 및 3c는 도 3a에 도시된 플립플롭에 적용되는 상보 게이트-소스 파형의 절반 스윙 클럭구동회로도이다.3B and 3C are half swing clock driving circuit diagrams of the complementary gate-source waveforms applied to the flip-flop shown in FIG. 3A.

도 4는 도 3a 및 도 3c의 클럭구동회로에서 출력되는 클럭의 타이밍도이다.4 is a timing diagram of a clock output from the clock driver circuit of FIGS. 3A and 3C.

도 5는 종래의 절반 스윙 클럭구동 방법의 플립플롭과 도 3a에 도시된 플립플롭의 지연시간에 대하여 SPICE 시뮬레이션한 도이다.5 is a SPICE simulation diagram of the delay time of the flip-flop and the flip-flop shown in FIG. 3A of the conventional half swing clock driving method.

상기의 목적을 달성하기 위한 본 발명에 의한 상보 게이트-소스 파형의 절반 스윙 클럭을 이용하는 플립플롭은,Flip-flop using the half swing clock of the complementary gate-source waveform according to the present invention for achieving the above object,

문턱전압을 상승시키기 위한 웰전압(Vwell)이 PMOS트랜지스터(41, 42)에 인가되고, 상기 PMOS트랜지스터(41, 42)의 소스와 게이트에, PMOS 상보 게이트-소스 클럭구동부로부터 생성되어 1/2 VDD 전압범위로 서로 상보하여 스윙하는 클럭(CKPH, CKPL)이 각각 유입되고, 상기 PMOS트랜지스터(41)의 드레인은 상기 PMOS트랜지스터(12)와 NMOS트랜지스터(15)의 드레인과 공통 접속되며, 상기 PMOS트랜지스터(42)의 드레인은 상기 PMOS트랜지스터(13)와 NMOS트랜지스터(16)의 드레인과 공통 접속되고, PMOS트랜지스터(12)의 게이트는 NMOS트랜지스터(15)의 게이트와 NMOS트랜지스터(16)의 드레인과 래치부(30)의 일단의 입력단자와 공통 접속되고, PMOS트랜지스터(13)의 게이트는 NMOS트랜지스터(15)의 드레인과 NMOS트랜지스터(16)의 게이트와 래치부(30)의 타단의 입력단자와 공통 접속되고, NMOS트랜지스터(15, 16)의 소스는 NMOS트랜지스터(17, 20)의 드레인과 각각 접속되며, VDD전압은 PMOS트랜지스터(12, 13)의 소스와 NMOS트랜지스터(19)의 게이트에 공통 접속되고, NMOS트랜지스터(19)의 소스, 드레인 양단은 NMOS트랜지스터(17, 20)의 드레인에 각각 접속되며, NMOS트랜지스터(17, 20)의 소스는 NMOS트랜지스터(21)의 드레인에 공통 접속되고, NMOS트랜지스터(21)의 게이트와 소스는 PMOS 상보 게이트-소스 클럭구동부로부터 생성되어 VDD/2 전압 범위로 스윙을 하는 클럭(CKNH, CKNL)이 각각 유입되며, NMOS트랜지스터(17)의 게이트는 D플립플롭의 입력단자(D)와 인버터(18) 입력단자와 접속되고, NMOS트랜지스터(20)의 게이트는 인버터(18)의 출력단자와 접속됨을 특징으로 한다.A well voltage V well for raising the threshold voltage is applied to the PMOS transistors 41 and 42, and is generated from the PMOS complementary gate-source clock driver in the source and gate of the PMOS transistors 41 and 42, and thus 1 //. Clocks CKPH and CKPL swinging complementarily with each other in the 2 VDD voltage range are introduced, and the drains of the PMOS transistors 41 are commonly connected to the drains of the PMOS transistors 12 and the NMOS transistors 15. The drain of the PMOS transistor 42 is commonly connected to the drain of the PMOS transistor 13 and the NMOS transistor 16, and the gate of the PMOS transistor 12 is the gate of the NMOS transistor 15 and the drain of the NMOS transistor 16. And the common terminal of the one end of the latch unit 30, the gate of the PMOS transistor 13 is the drain of the NMOS transistor 15, the gate of the NMOS transistor 16 and the input terminal of the other end of the latch unit 30 Connected in common with the NMOS transistor The sources of the transistors 15 and 16 are connected to the drains of the NMOS transistors 17 and 20, respectively, and the VDD voltage is commonly connected to the sources of the PMOS transistors 12 and 13 and the gates of the NMOS transistors 19, and the NMOS transistors. Both ends of the source and drain of 19 are connected to the drains of the NMOS transistors 17 and 20, respectively, and the sources of the NMOS transistors 17 and 20 are commonly connected to the drains of the NMOS transistors 21, and the NMOS transistor 21 The gate and the source of the PMOS complementary gate-source clock driver are generated from the clock (CKNH, CKNL) swinging in the VDD / 2 voltage range, respectively, the gate of the NMOS transistor 17 is the input terminal of the D flip-flop ( D) is connected to the input terminal of the inverter 18, the gate of the NMOS transistor 20 is characterized in that it is connected to the output terminal of the inverter 18.

또한, 상기 클럭(CKPH, CKNH)은 0에서 VDD/2까지 스윙하고, 클럭(CKPL, CKNL)은 VDD/2에서 VDD까지 스윙함을 특징으로 한다.In addition, the clocks CKPH and CKNH swing from 0 to VDD / 2, and the clocks CKPL and CKNL swing from VDD / 2 to VDD.

또한, 상기 클럭(CKPH, CKPL)이 각각 VDD, 0전압일때, 상기 클럭(CKNH, CKNL)은 VDD/2이며, 상기 클럭(CKPH, CKPL)이 VDD/2일 때, 상기 클럭(CKNH, CKNL)은 각각 VDD, 0전압으로 서로 상보되어 동작함을 특징으로 한다.Further, when the clocks CKPH and CKPL are VDD and 0 voltages, the clocks CKNH and CKNL are VDD / 2, and when the clocks CKPH and CKPL are VDD / 2, the clocks CKNH and CKNL. ) Are complementary to each other with VDD and 0 voltage, respectively.

또한, 상기 웰전압(Vwell)은 VDD전압보다 높게 설정됨을 특징으로 한다.The well voltage V well may be set higher than the VDD voltage.

또한, 상기 NMOS 상보 게이트-소스 클럭구동부는 VDD전압과 접지간에 PMOS트랜지스터(43)와 NMOS트랜지스터(44), PMOS트랜지스터(45), NMOS트랜지스터(46)의 양단이 서로 직렬로 접속되며, PMOS트랜지스터(43)와 NMOS트랜지스터(44)의 게이트에는 클럭(CLK)이 유입되고, PMOS트랜지스터(45)와 NMOS트랜지스터(46)의 게이트에는 인버터에 의해 반전된 클럭이 인가됨을 특징으로 한다.In addition, the NMOS complementary gate-source clock driver includes a PMOS transistor 43, an NMOS transistor 44, a PMOS transistor 45, and an NMOS transistor 46 connected in series between a VDD voltage and a ground, and a PMOS transistor. The clock CLK flows into the gate of the 43 and the NMOS transistor 44, and the clock inverted by the inverter into the gate of the PMOS transistor 45 and the NMOS transistor 46. It is characterized in that it is applied.

또한, 상기PMOS 상보 게이트-소스 클럭구동부는 VDD전압과 접지간에 PMOS트랜지스터(48)와 NMOS트랜지스터(49), PMOS트랜지스터(50), NMOS트랜지스터(51)의 양단이 서로 직렬로 접속되며, PMOS트랜지스터(50)와 NMOS트랜지스터(51)의 게이트에는 클럭(CLK)이 인가되고, PMOS트랜지스터(48)와 NMOS트랜지스터(49)의 게이트에는 인버터에 의해 반전된 클럭이 인가됨을 특징으로 한다.In addition, the PMOS complementary gate-source clock driver is connected between the PMOS transistor 48, the NMOS transistor 49, the PMOS transistor 50, and the NMOS transistor 51 in series between the VDD voltage and ground, and the PMOS transistor. The clock CLK is applied to the gate of the 50 and the NMOS transistor 51, and the clock is inverted by the inverter to the gates of the PMOS transistor 48 and the NMOS transistor 49. It is characterized in that it is applied.

또한, 상기 PMOS트랜지스터(48)와 NMOS트랜지스터(49)의 접점과 접지간의 게이트노드 캐패시턴스(CGP)와 PMOS트랜지스터(50)와 NMOS트랜지스터(51)의 접점과 접지간의 소스노드 캐패시턴스(CSP)는 같도록 설정됨을 특징으로 한다.In addition, the gate node capacitance (C GP ) between the contact of the PMOS transistor 48 and the NMOS transistor 49 and the ground, and the source node capacitance (C SP ) between the contact and ground of the PMOS transistor 50 and the NMOS transistor 51. Is set to be the same.

이하, 첨부 도면을 참조하여 본 발명의 일실시 예를 설명하기로 한다.Hereinafter, an embodiment of the present invention will be described with reference to the accompanying drawings.

도 3a는 본 발명에 따른 상보 게이트-소스 파형의 절반 스윙 클럭을 이용하는 플립플롭을 설명하기 위한 회로도이며, 도 3b 및 3c는 도 3a에 도시된 플립플롭에 적용되는 상보 게이트-소스 파형의 절반 스윙 클럭구동 회로도이다.3A is a circuit diagram illustrating a flip-flop using a half swing clock of a complementary gate-source waveform according to the present invention, and FIGS. 3B and 3C are half swings of a complementary gate-source waveform applied to the flip-flop shown in FIG. 3A. This is a clock driving circuit diagram.

도 3a에서는 도 1에 도시된 종래의 회로와 일치된 부분은 동일한 참조부호를 적용하였다. 도 3에 도시된 회로의 구성은 소스와 게이트에 각각 1/2 VDD 전압범위로 스윙하는 CKPH, CKPL클럭이 유입되고 문턱전압을 제어하는 웰전압(Vwell)이 인가되는 PMOS트랜지스터(41, 42)의 드레인은 상기 PMOS트랜지스터(12, 13)의 드레인과 각각 접속되고, NMOS트랜지스터(15, 16)의 드레인과도 각각 접속되며, PMOS트랜지스터(12)의 게이트는 NMOS트랜지스터(15)의 게이트와 NMOS트랜지스터(16)의 드레인과 래치부(30)의 일단의 입력단자와 접속되며, PMOS트랜지스터(13)의 게이트는 PMOS트랜지스터(12)의 드레인과 NMOS트랜지스터(16)의 게이트와 래치부(30)의 타단의 입력단자와 공통 접속되며, NMOS트랜지스터(15, 16)의 드레인은 NMOS트랜지스터(17, 20)의 드레인과 각각 접속되고, VDD전압은 PMOS트랜지스터(12, 13)의 소스와 NMOS트랜지스터(19)의 게이트에 공통 접속되고, NMOS트랜지스터(19)의 소스, 드레인 양단은 NMOS트랜지스터(17, 20)의 드레인에 각각 접속되며, NMOS트랜지스터(17, 20)의 소스는 NMOS트랜지스터(21)의 드레인에 공통 접속되고, NMOS트랜지스터(21)의 게이트와 소스는 1/2 VDD 전압범위로 스윙을 하는 클럭(CKNH, CKNL)에 각각 접속되며, NMOS트랜지스터(17)의 게이트는 D플립플롭의 입력단자(D)와 인버터(18) 입력단자와 접속되며, NMOS트랜지스터(20)의 게이트는 인버터(18)의 출력단자와 접속된다.In FIG. 3A, the same reference numerals are applied to parts corresponding to the conventional circuit shown in FIG. In the circuit shown in FIG. 3, the PMOS transistors 41 and 42 into which the CKPH and CKPL clocks are introduced into the source and the gate, respectively, in the voltage range of 1/2 VDD, and the well voltage V well is applied to control the threshold voltage. ) Is connected to the drains of the PMOS transistors 12 and 13, respectively, and also to the drains of the NMOS transistors 15 and 16, respectively, and the gate of the PMOS transistor 12 is connected to the gate of the NMOS transistor 15. The drain of the NMOS transistor 16 and one input terminal of the latch portion 30 are connected, and the gate of the PMOS transistor 13 is connected to the drain of the PMOS transistor 12 and the gate and latch portion 30 of the NMOS transistor 16. Is connected in common with the input terminals of the other end, the drains of the NMOS transistors 15 and 16 are connected to the drains of the NMOS transistors 17 and 20, respectively, and the VDD voltage is the source and the NMOS transistors of the PMOS transistors 12 and 13, respectively. Is commonly connected to the gate of (19), and the NMOS transistor (19) Both ends of the NMOS transistors 17 and 20 are connected to the drains of the NMOS transistors 17 and 20, and the sources of the NMOS transistors 17 and 20 are commonly connected to the drains of the NMOS transistors 21. Are connected to the clocks CKNH and CKNL swinging in the voltage range of 1/2 VDD, respectively, and the gate of the NMOS transistor 17 is connected to the input terminal D of the D flip-flop and the input terminal of the inverter 18. The gate of the NMOS transistor 20 is connected to the output terminal of the inverter 18.

상기 클럭(CKNH, CKNL)을 출력하는 NMOS 상보 게이트-소스 클럭구동회로는 VDD전압과 접지간에 PMOS트랜지스터(43)와 NMOS트랜지스터(44), PMOS트랜지스터(45), NMOS트랜지스터(46)의 양단이 서로 직렬로 접속되며, PMOS트랜지스터(43)와 NMOS트랜지스터(44)의 게이트는 클럭(CLK)이 인가되고, PMOS트랜지스터(45)와 NMOS트랜지스터(46)의 게이트에는 인버터에 의해 반전된 클럭이 인가되며, 상기 PMOS트랜지스터(43)와 NMOS트랜지스터(44)의 접점에서 클럭(CKNH)을 출력하고, 상기 PMOS트랜지스터(45), NMOS트랜지스터(46)의 접점에서 클럭(CKNL)을 출력한다.The NMOS complementary gate-source clock driving circuit outputting the clocks CKNH and CKNL has both ends of the PMOS transistor 43, the NMOS transistor 44, the PMOS transistor 45, and the NMOS transistor 46 between the VDD voltage and ground. Clocks CLK are applied to the gates of the PMOS transistor 43 and the NMOS transistor 44, and are inverted by the inverter to the gates of the PMOS transistor 45 and the NMOS transistor 46. Is applied, and outputs the clock CKNH at the contact point of the PMOS transistor 43 and the NMOS transistor 44, and outputs the clock CKNL at the contact point of the PMOS transistor 45 and the NMOS transistor 46.

또한, 상기 클럭(CKPH, CKPL)을 출력하는 PMOS 상보 게이트-소스 클럭구동회로는 VDD전압과 접지간에 PMOS트랜지스터(48)와 NMOS트랜지스터(49), PMOS트랜지스터(50), NMOS트랜지스터(51)의 양단이 서로 직렬로 접속되며, PMOS트랜지스터(50)와 NMOS트랜지스터(51)의 게이트에는 클럭(CLK)이 인가되고, PMOS트랜지스터(48)와 NMOS트랜지스터(49)의 게이트에는 인버터에 의해 반전된 클럭이 인가된다. 도 3b의 CGN과 CSN은 각각 도 3a에 도시된 NMOS트랜지스터(21)의 게이트와 소스 노드의 부하 캐패시턴스를 나타내며, 도 3c의 CGP와 CSP는 각각 도 3a에 도시된 PMOS트랜지스터(41, 42) 클럭구동회로의 게이트와 소스 노드의 부하 캐패시턴스를 나타낸다.In addition, the PMOS complementary gate-source clock driver circuit outputting the clocks CKPH and CKPL includes the PMOS transistor 48, the NMOS transistor 49, the PMOS transistor 50, and the NMOS transistor 51 between the VDD voltage and ground. Both ends are connected in series with each other, a clock CLK is applied to the gates of the PMOS transistor 50 and the NMOS transistor 51, and a clock inverted by the inverter to the gates of the PMOS transistor 48 and the NMOS transistor 49. Is applied. C GN and C SN of FIG. 3B represent the load capacitances of the gate and source nodes of the NMOS transistor 21 shown in FIG. 3A, respectively, and C GP and C SP of FIG. 3C represent the PMOS transistor 41 shown in FIG. 3A, respectively. , 42) shows the load capacitance of the gate and source nodes of the clock driver circuit.

도 3b의 NMOS 상보 게이트-소스 클럭구동회로에서 클럭(CLK)이 로우레벨일 경우에는 CKNH는 하이레벨이되고 CKNL은 로우레벨이 되며, 클럭(CLK)이 하이레벨이 되면 캐패시터(CGN)에 충전된 전하가 PMOS트랜지스터(45)를 통하여 캐패시터(CSN)에 분배되어 충전됨으로써, 캐패시터 성분(CGN,CSN)에는 동일한 VDD/2 전압이 충전되어 CKNH와 CKNL의 출력은 VDD/2로 출력된다. PMOS 상보 게이트-소스 클럭구동회로에서도 동일한 동작원리로 동작된다.In the NMOS complementary gate-source clock driver circuit of FIG. 3B, when the clock CLK is at a low level, CKNH becomes a high level, CKNL becomes a low level, and when the clock CLK becomes a high level, a capacitor C GN is applied. The charged charge is distributed to the capacitor C SN through the PMOS transistor 45 to charge, so that the capacitor components C GN and C SN are charged with the same VDD / 2 voltage, and the outputs of CKNH and CKNL are transferred to VDD / 2. Is output. The same operation principle is applied to the PMOS complementary gate-source clock driver circuit.

여기서, VDD/2에 대칭인 클럭신호를 얻기 위해서는 CGN과 CSN의 값과 CGP와 CSP의 값은 같아야 하며, 이를 위해, 도 3b의 CGN과 CSN은 각각 도 3a에 도시된 NMOS트랜지스터(21)의 게이트와 소스 노드의 부하 캐패시터와 같은 값을 가지며, 또한 도 3c의 CSP과 CGP는 각각 도 3a에 도시된 PMOS트랜지스터(41, 42) 클럭구동회로의 게이트와 소스 노드의 부하 캐패시턴스의 값과 같게 되도록 칩이 디자인된다.Here, in order to obtain a clock signal symmetrical to VDD / 2, the values of C GN and C SN and the values of C GP and C SP must be the same. For this purpose, C GN and C SN of FIG. 3B are respectively shown in FIG. 3A. The gate and source nodes of the NMOS transistor 21 have the same values as the load capacitors of the gate and source nodes, and C SP and C GP of FIG. 3C are respectively the gate and source nodes of the PMOS transistors 41 and 42 clock driving circuits shown in FIG. 3A, respectively. The chip is designed to be equal to the value of the load capacitance of.

이와 같은 캐패시턴스의 값의 조정은 플립플롭의 클럭 트랜지스터인 NMOS, PMOS트랜지스터(21, 41, 42)의 소스 노드 확산 면적과 주변 둘레를 약간 증가시킴으로써 구현될 수 있으며, 이때, 증가된 소스 확산 면적에 의한 전체 플립플롭의 면적 증가는 4%미만으로 매우 적은 영역을 차지한다.The adjustment of the capacitance value can be implemented by slightly increasing the source node diffusion area and the peripheral circumference of the NMOS and PMOS transistors 21, 41, and 42, which are the flip-flop clock transistors. The total flip-flop area increase by less than 4% occupies a very small area.

도 4는 도 3a 및 도 3c의 클럭구동회로에서 출력되는 클럭의 타이밍도로서, 상기 클럭(CKPH, CKNH)은 VDD에서 VDD/2범위를 스윙하고, 클럭(CKPL, CKNL)은 VDD/2에서 0까지 스윙하며, 상기 클럭(CKPH, CKPL)이 각각 VDD, 0전압일때, 상기 클럭(CKNH, CKNL)은 VDD/2이며, 상기 클럭(CKPH, CKPL)이 VDD/2일 때, 상기 클럭(CKNH, CKNL)은 각각 VDD, 0전압으로 되어 각 클럭이 서로 상보하여 동작된다.4 is a timing diagram of a clock output from the clock driver circuits of FIGS. 3A and 3C, wherein the clocks CKPH and CKNH swing from VDD to VDD / 2, and the clocks CKPL and CKNL at VDD / 2. Swinging to 0, when the clocks CKPH and CKPL are VDD and 0 voltage, respectively, the clocks CKNH and CKNL are VDD / 2 and when the clocks CKPH and CKPL are VDD / 2, the clock ( CKNH and CKNL) become VDD and 0 voltages, respectively, so that the clocks are complementary to each other.

상기 클럭(CKNH, CKNL, CKPH, CKPL)의 스윙폭이 VDD/2로 감소되었지만, 각각의 클럭이 서로 반대 위상으로 클럭 트랜지스터들(21, 41, 42)의 게이트와 소스 노드에 인가됨으로써 클럭 트랜지스터들(21, 41, 42)의 게이트-소스전압(VGS)은 0에서 VDD로 전체 완전 스윙을 하게 되며, CKNL과 CKPL노드의 전하는 재활용되어 각각 CKNH와 CKPH노드로부터 공급된다. 따라서, 한 클럭 주기동안 공급되는 전하 Qnew는 수학식 2와 같이 나타낼 수 있다.Although the swing widths of the clocks CKNH, CKNL, CKPH, and CKPL have been reduced to VDD / 2, the clock transistors are applied to the gate and source nodes of the clock transistors 21, 41, and 42 in opposite phases. The gate-source voltage (V GS ) of the fields 21, 41, and 42 is fully swinged from 0 to VDD, and the charges of the CKNL and CKPL nodes are recycled and supplied from the CKNH and CKPH nodes, respectively. Therefore, the charge Q new supplied during one clock period can be expressed by Equation 2.

여기서, CN은 클럭(CKNH, CKNL)의 각 노드의 캐패시턴스이고, 2CP는 클럭(CKPH, CKPL)의 노드 캐패시턴스이다. 이때, 소모되는 에너지는 QnewVDD이므로 완전 스윙의 경우보다 전력 소모가 반으로 줄어들게 된다. 0.35 마이크론 CMOS 공정을 적용하였을 경우에, CN과 CP의 평균값은 각각 34fF와 13fF이 된다.Where C N is the capacitance of each node of clocks CKNH and CKNL, and 2 C P is the node capacitance of clocks CKPH and CKPL. At this time, since the energy consumed is Q new V DD , power consumption is reduced by half than in the case of a full swing. Using a 0.35 micron CMOS process, the average values of C N and C P are 34fF and 13fF, respectively.

CKPH와 CKPL 노드의 전압값이 VDD/2이고 P 또는노드의 전압값이 VDD일 때 PMOS트랜지스터(41, 42)에서 CKPH 노드쪽으로 흐르는 전류를 차단하기 위하여 PMOS트랜지스터(41, 42)에 웰(well) 바이어스 전압을 VDD 이상으로 인가하여, PMOS트랜지스터(41, 42)의 문턱전압()을 VDD/2보다 높게 한다. 본 발명의 실시예에서는 0.35 마이크론 CMOS 공정에서 웰 바이어스 전압(Vwell)이 소스 바이어스 전압과 같은 경우 PMOS 트랜지스터의 문턱전압이 -0.79V이므로 웰 바이어스 전압(Vwell)을 4.0V로 인가하면, 문턱전압()은 1.2V로 상승된다.The voltage at the CKPH and CKPL nodes is VDD / 2 and P or In order to block the current flowing from the PMOS transistors 41 and 42 to the CKPH node when the voltage value of the node is VDD, a well bias voltage is applied to the PMOS transistors 41 and 42 by more than VDD, so that the PMOS transistor 41 , The threshold voltage of 42 ) Higher than VDD / 2. In the exemplary embodiment of the present invention, when the well bias voltage V well is the same as the source bias voltage in a 0.35 micron CMOS process, the threshold voltage of the PMOS transistor is -0.79 V. Thus, when the well bias voltage V well is applied at 4.0 V, Voltage( ) Is raised to 1.2V.

예컨대 공급 전압(VDD)이 2.0V인 경우에서는 이와 같이 상승된 문턱전압값으로 설정하면, P 또는노드에서 클럭 CKPH 노드로 새는 전류가 흐르는 것을 방지할 수 있다.For example, in the case where the supply voltage VDD is 2.0V, if the threshold voltage value is raised in this manner, P or The leakage current from the node to the clock CKPH node can be prevented from flowing.

도 5는 종래의 절반 스윙 클럭 구동 방법의 플립플롭과 도 3a에 도시된 플립플롭의 지연시간에 대한 SPICE 시뮬레이션 결과를 나타낸다.FIG. 5 shows the SPICE simulation results for the delay times of the flip-flop and the flip-flop shown in FIG. 3A of the conventional half swing clock driving method.

도 5에서 도시된 바와 같이 2.0V 공급 전압에서 도 3c에 도시된 플립플롭이 종래의 절반스윙 클럭 구동에 의한 방법보다 클럭에서 래치부(30)의 출력 Q노드까지의 지연시간(clock-to-Q delay)은 38% 빠르게 나타나고, 클럭에서 p노드까지의 지연시간(clock-to-P delay)은 53% 빠르게 향상됨을 알 수 있다. 또한, 본 발명에 의한 방법이 종래의 완전 스윙 클럭 구동 방법보다 전력 소모가 이상적으로는 50%적게 향상되고, SPICE 시뮬레이션에서는 43% 적게 향상되는 것으로 나타났다.As shown in Fig. 5, the flip-flop shown in Fig. 3C at the 2.0 V supply voltage has a clock-to- delay from the clock to the output Q node of the latch unit 30, as compared with the conventional half swing clock driving method. The Q delay is 38% faster and the clock-to-P delay is 53% faster. In addition, the method according to the present invention is ideally improved by 50% less power and 43% less in SPICE simulation than the conventional full swing clock driving method.

본 발명에 의하면, 서로 상보적으로 절반 스윙하는 클럭구동회로를 이용하여 클럭 시스템의 전력소모를 절반으로 줄임과 동시에, 플립플롭의 트랜지스터의 게이트-소스를 180도 상이한 위상을 갖는 클럭으로 상보적으로 동시에 구동함으로써, 클럭의 절반 스윙에 따른 플립플롭의 지연시간 증가를 제거하여, 저전력과 고속의 클럭 시스템을 갖는 CMOS VLSI 칩을 구현할 수 있다.According to the present invention, a clock driver circuit that swings half complementarily with each other reduces the power consumption of the clock system in half, and simultaneously complements the gate-source of the flip-flop transistor with a clock having a 180 degree different phase. Simultaneously driving eliminates the increased latency of flip-flops due to half the swing of the clock, resulting in a CMOS VLSI chip with a low power and high speed clock system.

Claims (14)

VDD전압과 접지간에 PMOS트랜지스터(43)와 NMOS트랜지스터(44), PMOS트랜지스터(45), NMOS트랜지스터(46)의 양단이 서로 직렬로 접속되며, PMOS트랜지스터(43)와 NMOS트랜지스터(44)의 게이트는 클럭(CLK)이 인가되고, PMOS트랜지스터(45)와 NMOS트랜지스터(46)의 게이트에는 인버터에 의해 반전된 클럭이 인가되며, 상기 PMOS트랜지스터(43)와 NMOS트랜지스터(44)의 접점에서 클럭(CKNH)을 출력하고, 상기 PMOS트랜지스터(45), NMOS트랜지스터(46)의 접점에서클럭(CKNL)을 출력함을 특징으로 하는 상보 게이트-소스 절반스윙 클럭구동회로.Both ends of the PMOS transistor 43, the NMOS transistor 44, the PMOS transistor 45, and the NMOS transistor 46 are connected in series between the VDD voltage and ground, and the gates of the PMOS transistor 43 and the NMOS transistor 44 are connected. The clock CLK is applied to the gates of the PMOS transistor 45 and the NMOS transistor 46, and an inverted clock is applied to the gates of the PMOS transistor 45 and the NMOS transistor 46, and the clock at the contact point of the PMOS transistor 43 and the NMOS transistor 44 is applied. And a clock (CKNL) at a contact point of the PMOS transistor (45) and the NMOS transistor (46). 제1항에 있어서, 상기 클럭(CKNH)단자는 게이트로 접속되고, 상기 클럭(CKNL)단자는 소스로 접속되는 NMOS트랜지스터(21)를 더 구비함을 특징으로 하는 상보 게이트-소스 절반스윙 클럭구동회로.The complementary gate-source half swing clock driving circuit of claim 1, wherein the clock CKNH terminal is further connected to a gate, and the clock CKNL terminal further comprises an NMOS transistor 21 connected to a source. in. 제2항에 있어서, 상기 NMOS트랜지스터(21)의 게이트 캐패시턴스와 소스 캐패시턴스는 같은 값임을 특징으로 하는 상보 게이트-소스 절반스윙 클럭구동회로.3. The complementary gate-source half swing clock driver circuit of claim 2, wherein the gate capacitance and the source capacitance of the NMOS transistor (21) are the same value. VDD전압과 접지간에 PMOS트랜지스터(48)와 NMOS트랜지스터(49), PMOS트랜지스터(50), NMOS트랜지스터(51)의 양단이 서로 직렬로 접속되며, PMOS트랜지스터(50)와 NMOS트랜지스터(51)의 게이트에는 클럭(CLK)이 인가되고, PMOS트랜지스터(48)와 NMOS트랜지스터(49)의 게이트에는 인버터에 의해 반전된 클럭이 인가되며, 상기 PMOS트랜지스터(48)와 NMOS트랜지스터(49)의 접점에서 클럭(CKPH)을 출력하고, 상기 PMOS트랜지스터(50), NMOS트랜지스터(51)의 접점에서 클럭(CKPL)을 출력함을 특징으로 하는 상보 게이트-소스 절반스윙 클럭구동회로.Both ends of the PMOS transistor 48, the NMOS transistor 49, the PMOS transistor 50, and the NMOS transistor 51 are connected in series between the VDD voltage and ground, and the gates of the PMOS transistor 50 and the NMOS transistor 51 are connected. The clock CLK is applied to the clock, and the clocks inverted by the inverter are applied to the gates of the PMOS transistor 48 and the NMOS transistor 49. Is applied, and outputs the clock CKPH at the contact point of the PMOS transistor 48 and the NMOS transistor 49, and outputs the clock CKPL at the contact point of the PMOS transistor 50 and the NMOS transistor 51. Complementary gate-source half swing clock drive circuit. 제4항에 있어서, 상기 클럭(CKPH)단자는 게이트로 접속되고, 상기 클럭(CKPL)단자는 소스로 접속되는 PMOS트랜지스터(41, 42)를 더 구비함을 특징으로 하는 상보 게이트-소스 절반스윙 클럭구동회로.5. The complementary gate-source half swing of claim 4, wherein the clock CKPH terminal is further connected to a gate, and the clock CKPL terminal further comprises PMOS transistors 41 and 42 connected to a source. Clock driving circuit. 제5항에 있어서, 상기 PMOS트랜지스터(41, 42)의 게이트 캐패시턴스와 소스 캐패시턴스는 같은 값임을 특징으로 하는 상보 게이트-소스 절반스윙 클럭구동회로.6. The complementary gate-source half swing clock driver circuit of claim 5, wherein the gate capacitance and the source capacitance of the PMOS transistor (41, 42) are the same value. 제6항에 있어서, 상기 PMOS트랜지스터(41, 42)에는 웰전압(Vwell)이 VDD보다 높게 인가되어 상기 PMOS트랜지스터(41, 42)의 문턱전압이 VDD/2 보다 높게 설정됨을 특징으로 하는 상보 게이트-소스 절반스윙 클럭구동회로.7. The complementary circuit of claim 6, wherein a well voltage V well is applied to the PMOS transistors 41 and 42 so that the threshold voltage of the PMOS transistors 41 and 42 is set higher than VDD / 2. Gate-source half swing clock driver circuit. 문턱전압을 상승시키기 위한 웰전압(Vwell)이 PMOS트랜지스터(41, 42)에 인가되고, 상기 PMOS트랜지스터(41, 42)의 소스와 게이트에, PMOS 상보 게이트-소스 절반스윙 클럭구동부로부터 생성되어 1/2 VDD 전압범위로 서로 상보하여 스윙하는 클럭(CKPH, CKPL)이 각각 유입되고, 상기 PMOS트랜지스터(41)의 드레인은 상기 PMOS트랜지스터(12)와 NMOS트랜지스터(15)의 드레인과 공통 접속되며, 상기 PMOS트랜지스터(42)의 드레인은 상기 PMOS트랜지스터(13)와 NMOS트랜지스터(16)의 드레인과 공통 접속되고, PMOS트랜지스터(12)의 게이트는 NMOS트랜지스터(15)의 게이트와 NMOS트랜지스터(16)의 드레인과 래치부(30)의 일단의 입력단자와 공통 접속되고, PMOS트랜지스터(13)의 게이트는 NMOS트랜지스터(15)의 드레인과 NMOS트랜지스터(16)의 게이트와 래치부(30)의 타단의 입력단자와 공통 접속되고,NMOS트랜지스터(15, 16)의 소스는 NMOS트랜지스터(17, 20)의 드레인과 각각 접속되며, VDD전압은 PMOS트랜지스터(12, 13)의 소스와 NMOS트랜지스터(19)의 게이트에 공통 접속되고, NMOS트랜지스터(19)의 소스, 드레인 양단은 NMOS트랜지스터(17, 20)의 드레인에 각각 접속되며, NMOS트랜지스터(17, 20)의 소스는 NMOS트랜지스터(21)의 드레인에 공통 접속되고, NMOS트랜지스터(21)의 게이트와 소스는 PMOS 상보 게이트-소스 절반스윙 클럭구동부로부터 생성되어 VDD/2 전압 범위로 스윙을 하는 클럭(CKNH, CKNL)이 각각 유입되며, NMOS트랜지스터(17)의 게이트는 D플립플롭의 입력단자(D)와 인버터(18) 입력단자와 접속되고, NMOS트랜지스터(20)의 게이트는 인버터(18)의 출력단자와 접속됨을 특징으로 하는 상보 게이트-소스 파형의 절반 스윙 클럭을 적용한 플립플롭.The well voltage V well for raising the threshold voltage is applied to the PMOS transistors 41 and 42, and is generated from the PMOS complementary gate-source half swing clock driver at the source and gate of the PMOS transistors 41 and 42. Clocks CKPH and CKPL swinging complementary to each other in a 1/2 VDD voltage range are respectively introduced, and the drains of the PMOS transistors 41 are commonly connected to the drains of the PMOS transistors 12 and the NMOS transistors 15. The drain of the PMOS transistor 42 is commonly connected to the drain of the PMOS transistor 13 and the NMOS transistor 16, and the gate of the PMOS transistor 12 is connected to the gate of the NMOS transistor 15 and the NMOS transistor 16. And the gate of the PMOS transistor 13 are connected to the drain of the NMOS transistor 15 and the gate of the NMOS transistor 16 and the other end of the latch unit 30. Common connection with input terminal, N The source of the MOS transistors 15 and 16 is connected to the drains of the NMOS transistors 17 and 20, respectively, and the VDD voltage is commonly connected to the source of the PMOS transistors 12 and 13 and the gate of the NMOS transistor 19, and the NMOS Both ends of the source and the drain of the transistor 19 are connected to the drains of the NMOS transistors 17 and 20, respectively. The sources of the NMOS transistors 17 and 20 are commonly connected to the drain of the NMOS transistor 21 and the NMOS transistor 21 is provided. Gate and source are generated from PMOS complementary gate-source half swing clock driver, and the clocks (CKNH and CKNL) swinging in the VDD / 2 voltage range are respectively introduced, and the gate of the NMOS transistor 17 is connected to the D flip-flop. The flip-flop is applied with the half swing clock of the complementary gate-source waveform, which is connected to the input terminal D and the inverter 18, and the gate of the NMOS transistor 20 is connected to the output terminal of the inverter 18. . 제8항에 있어서, 상기 클럭(CKPH, CKNH)은 VDD에서 VDD/2까지 스윙하고, 클럭(CKPL, CKNL)은 VDD/2에서 0까지 스윙함을 특징으로 하는 상보 게이트-소스 파형의 절반 스윙 클럭을 적용한 플립플롭.The half swing of the complementary gate-source waveform of claim 8, wherein the clocks CKPH and CKNH swing from VDD to VDD / 2, and the clocks CKPL and CKNL swing from VDD / 2 to zero. Flip-flop with clock. 제8항에 있어서, 상기 클럭(CKPH, CKPL)이 각각 VDD, 0전압일때, 상기 클럭(CKNH, CKNL)은 VDD/2이며, 상기 클럭(CKPH, CKPL)이 VDD/2일 때, 상기 클럭(CKNH, CKNL)은 각각 VDD, 0전압으로 서로 상보되어 동작함을 특징으로 하는 상보 게이트-소스 파형의 절반 스윙 클럭을 적용한 플립플롭.The clock of claim 8, wherein when the clocks CKPH and CKPL are VDD and 0 voltage, the clocks CKNH and CKNL are VDD / 2, and when the clocks CKPH and CKPL are VDD / 2, respectively. (CKNH, CKNL) is a flip-flop applying a half swing clock of the complementary gate-source waveform, which is operated by complementary to each other with VDD and 0 voltage, respectively. 제8항에 있어서, 상기 웰전압(Vwell)은 VDD전압보다 높게 설정됨을 특징으로 하는 상보 게이트-소스 파형의 절반 스윙 클럭을 적용한 플립플롭.10. The flip-flop of claim 8, wherein the well voltage V well is set higher than the VDD voltage. 제8항에 있어서, 상기 NMOS 상보 게이트-소스 절반스윙 클럭구동부는 VDD전압과 접지간에 PMOS트랜지스터(43)와 NMOS트랜지스터(44), PMOS트랜지스터(45), NMOS트랜지스터(46)의 양단이 서로 직렬로 접속되며, PMOS트랜지스터(43)와 NMOS트랜지스터(44)의 게이트에는 클럭(CLK)이 유입되고, PMOS트랜지스터(45)와 NMOS트랜지스터(46)의 게이트에는 인버터에 의해 반전된 클럭이 인가됨을 특징으로 하는 상보 게이트-소스 파형의 절반 스윙 클럭을 적용한 플립플롭.9. The NMOS complementary gate-source half swing clock driver of claim 8, wherein both ends of the PMOS transistor 43, the NMOS transistor 44, the PMOS transistor 45, and the NMOS transistor 46 are in series with each other between the VDD voltage and the ground. The clock CLK flows into the gates of the PMOS transistor 43 and the NMOS transistor 44, and the clock inverted by the inverter into the gate of the PMOS transistor 45 and the NMOS transistor 46. A flip-flop with a half swing clock of the complementary gate-source waveform. 제8항에 있어서, 상기PMOS 상보 게이트-소스 절반스윙 클럭구동부는 VDD전압과 접지간에 PMOS트랜지스터(48)와 NMOS트랜지스터(49), PMOS트랜지스터(50), NMOS트랜지스터(51)의 양단이 서로 직렬로 접속되며, PMOS트랜지스터(50)와 NMOS트랜지스터(51)의 게이트에는 클럭(CLK)이 인가되고, PMOS트랜지스터(48)와 NMOS트랜지스터(49)의 게이트에는 인버터에 의해 반전된 클럭이 인가됨을 특징으로 하는 상보 게이트-소스 파형의 절반 스윙 클럭을 적용한 플립플롭.9. The PMOS complementary gate-source half swing clock driver of claim 8, wherein both ends of the PMOS transistor 48, the NMOS transistor 49, the PMOS transistor 50, and the NMOS transistor 51 are in series with each other between the VDD voltage and the ground. A clock CLK is applied to gates of the PMOS transistor 50 and the NMOS transistor 51, and a clock inverted by an inverter to the gates of the PMOS transistor 48 and the NMOS transistor 49. A flip-flop with a half swing clock of the complementary gate-source waveform. 제8항에 있어서, 상기 PMOS트랜지스터(48)와 NMOS트랜지스터(49)의 접점과 접지간의 게이트노드 캐패시턴스(CGP)와 PMOS트랜지스터(50)와 NMOS트랜지스터(51)의 접점과 접지간의 소스노드 캐패시턴스(CSP)는 같도록 설정됨을 특징으로 하는 상보 게이트-소스 파형의 절반 스윙 클럭을 적용한 플립플롭.The gate node capacitance C GP between the contact of the PMOS transistor 48 and the NMOS transistor 49 and ground, and the source node capacitance between the contact of the PMOS transistor 50 and the NMOS transistor 51 and ground. (C SP ) is the flip-flop with half the swing clock of the complementary gate-source waveform.
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