JPS59228759A - Ｍｏｓ型ホ−ル素子 - Google Patents
Ｍｏｓ型ホ−ル素子Info
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- JPS59228759A JPS59228759A JP58103261A JP10326183A JPS59228759A JP S59228759 A JPS59228759 A JP S59228759A JP 58103261 A JP58103261 A JP 58103261A JP 10326183 A JP10326183 A JP 10326183A JP S59228759 A JPS59228759 A JP S59228759A
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- Pending
Links
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- 238000004519 manufacturing process Methods 0.000 abstract description 4
- 238000001514 detection method Methods 0.000 description 13
- 238000000034 method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 239000000758 substrate Substances 0.000 description 3
- 230000005389 magnetism Effects 0.000 description 2
- 230000005355 Hall effect Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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- WPYVAWXEWQSOGY-UHFFFAOYSA-N indium antimonide Chemical compound [Sb]#[In] WPYVAWXEWQSOGY-UHFFFAOYSA-N 0.000 description 1
- 239000000463 material Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N52/00—Hall-effect devices
- H10N52/101—Semiconductor Hall-effect devices
Landscapes
- Hall/Mr Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明（・１、絶；碌ケート型電界効果トランジスタ（
以下λＩ ＯＳ Ｂ’ Ｅ Ｔと陥り−。）のホール効
果を用いて磁気−を検出する素子において、ホール電圧
出力端子間に生じるオフセット電圧會稍度良く補償する
こと全可能にしたＭＯＳ型ホール素子に関する。
以下λＩ ＯＳ Ｂ’ Ｅ Ｔと陥り−。）のホール効
果を用いて磁気−を検出する素子において、ホール電圧
出力端子間に生じるオフセット電圧會稍度良く補償する
こと全可能にしたＭＯＳ型ホール素子に関する。
従来技術
磁気に関する素子の一つとして、ホール素子がよく使わ
れている。特に、’ＭＯ８ＭＯＳ型ホール素子−ル電圧
検出後の１Ｍ号処理回路全同−基板上に集積で＠ること
、チャンネルの厚さ２１Ａｃ ｓ反転層のＪ！！−ζま
でうすくでき、ホール電圧を高められること、Ｍ ＯＳ
構造は製造工程が容易で、信頼性は補償済みであること
、更に、ＩｎＳｂやＧａＡｓ７ど他の材料のホールセン
サと比較して低コスト化が可能なことなどにエリ、広い
用途が期待きれている。第１図（ａ）は、従来のＭＯＳ
型ホール素子の平面図であり、第１図（ｂ）は、第１図
（１）のＡ−Ａ’ 線に沿った断ｆｌｕ構造図である。
れている。特に、’ＭＯ８ＭＯＳ型ホール素子−ル電圧
検出後の１Ｍ号処理回路全同−基板上に集積で＠ること
、チャンネルの厚さ２１Ａｃ ｓ反転層のＪ！！−ζま
でうすくでき、ホール電圧を高められること、Ｍ ＯＳ
構造は製造工程が容易で、信頼性は補償済みであること
、更に、ＩｎＳｂやＧａＡｓ７ど他の材料のホールセン
サと比較して低コスト化が可能なことなどにエリ、広い
用途が期待きれている。第１図（ａ）は、従来のＭＯＳ
型ホール素子の平面図であり、第１図（ｂ）は、第１図
（１）のＡ−Ａ’ 線に沿った断ｆｌｕ構造図である。
２はソース領域、３はソース電極、４はドレイン領域、
５はドレイン電極、７と８はホール電圧検出領域、１１
と１２はホール電極、９はゲ−ト絶縁膜、６はゲート電
極、１０はチャンネル領域、１は基板領域である。、動
作原理を簡単に説明する。ゲート電極６に電圧全印加す
ると、牛導体基！、１の表面は反転され、基板表面の領
域１゜にチャンネルが形成される。その際、チャンネル
に垂直方向の磁場Ｈが印乃ｌされると、電荷はローレン
ツ力を受けてナヤンネルの片側にませられ、ホール端子
７，８間にホール電圧を生じる。ホー）ｌ−成田（は磁
場Ｏのとき理想的にはＯｍＶでなければならないが、実
際に１７Ｌ数ｍＶのオフセット電圧欠失じてし捷つ。オ
フセット１１！圧の原因は、ホール素子の製造工程中に
生じるマスクずヵ、やチャンネルの不均一性、ゲート絶
縁膜のバラツギ等が原因どしてあげられる。従来よＶ）
Ｍ ＯＳ型ホール素子のオフセット電圧を補正しよう
とする試みは数多くなされてきたが、高精度でイｇ軸性
の高い方法（１、得られていな力）つた。
５はドレイン電極、７と８はホール電圧検出領域、１１
と１２はホール電極、９はゲ−ト絶縁膜、６はゲート電
極、１０はチャンネル領域、１は基板領域である。、動
作原理を簡単に説明する。ゲート電極６に電圧全印加す
ると、牛導体基！、１の表面は反転され、基板表面の領
域１゜にチャンネルが形成される。その際、チャンネル
に垂直方向の磁場Ｈが印乃ｌされると、電荷はローレン
ツ力を受けてナヤンネルの片側にませられ、ホール端子
７，８間にホール電圧を生じる。ホー）ｌ−成田（は磁
場Ｏのとき理想的にはＯｍＶでなければならないが、実
際に１７Ｌ数ｍＶのオフセット電圧欠失じてし捷つ。オ
フセット１１！圧の原因は、ホール素子の製造工程中に
生じるマスクずヵ、やチャンネルの不均一性、ゲート絶
縁膜のバラツギ等が原因どしてあげられる。従来よＶ）
Ｍ ＯＳ型ホール素子のオフセット電圧を補正しよう
とする試みは数多くなされてきたが、高精度でイｇ軸性
の高い方法（１、得られていな力）つた。
発明の目的
本発明は、以上のような従来の欠点を除去するためにな
さｆしたものであり、ＭＯＳ型ホール素子の全く新しい
実用価値のある補正方法を提供するものである。
・ 以下、図面を用いて不発明全詳述する。
さｆしたものであり、ＭＯＳ型ホール素子の全く新しい
実用価値のある補正方法を提供するものである。
・ 以下、図面を用いて不発明全詳述する。
実施例
第２図は、本発明の実施例の回路図を示している。この
例では、Ｘ、Ｙのホール電圧端子をもち、そわ、それの
端子は６分割さ力、ている。ホール′亀１端子Ｘについ
て説明する。２３ａ、２３ｂ。
例では、Ｘ、Ｙのホール電圧端子をもち、そわ、それの
端子は６分割さ力、ている。ホール′亀１端子Ｘについ
て説明する。２３ａ、２３ｂ。
２３ｃは分割されたホール電圧検出端子を抵抗侵して示
した。２２ａ、ｂ、Ｃは、ホール電圧検出端子：？！＋
ａ、ｂ、ｃを選択するための不揮発性メモリである。不
揮発性メモリの例としてはヒユーズメモＩＪ Ｅ Ｐ
ＲＯＭ等がある。調整法を説明するソース６、ドレイン
４間に定′電圧を加え、ゲート電極乙に電圧を印加して
＠場Ｏのときボール電圧端子７，８間に生じるオフセッ
ト′（χ圧をあらかじめ測定しておき、そのオフセット
電圧の大きさによってオフにする不揮発性メモリ全選択
する。不揮発注メモリとしてヒユーズを用いた場合、２
２ａを切断するためには、端子２６８．と２０間に所定
の切断電圧を一印加又に、電流を流して切断する。
した。２２ａ、ｂ、Ｃは、ホール電圧検出端子：？！＋
ａ、ｂ、ｃを選択するための不揮発性メモリである。不
揮発性メモリの例としてはヒユーズメモＩＪ Ｅ Ｐ
ＲＯＭ等がある。調整法を説明するソース６、ドレイン
４間に定′電圧を加え、ゲート電極乙に電圧を印加して
＠場Ｏのときボール電圧端子７，８間に生じるオフセッ
ト′（χ圧をあらかじめ測定しておき、そのオフセット
電圧の大きさによってオフにする不揮発性メモリ全選択
する。不揮発注メモリとしてヒユーズを用いた場合、２
２ａを切断するためには、端子２６８．と２０間に所定
の切断電圧を一印加又に、電流を流して切断する。
しかしこの際、ホール電圧検出端子２５がもつ抵抗値に
依って１はホール電圧検出端子２５のインピーダンスが
低すさ゛ると、接続点２６ａと２０の間に印加（７た電
圧が接続点２５ｂと２０間、２６ｂと２０間及び２６ｃ
と２０間にも加わり、切断したい２２ａのヒユーズのみ
ならず、ヒユーズ２２ｂ。
依って１はホール電圧検出端子２５のインピーダンスが
低すさ゛ると、接続点２６ａと２０の間に印加（７た電
圧が接続点２５ｂと２０間、２６ｂと２０間及び２６ｃ
と２０間にも加わり、切断したい２２ａのヒユーズのみ
ならず、ヒユーズ２２ｂ。
２２ｃＱも切断してし寸うことがある。逆にインピーダ
ンスを高くしすぎると微調整がきかなくなる。本発明は
、ＩＡｏｓ現ホール素子のオフセットと周整に最適な方
法であり、最小３ｍＶ以下にあわせてみることができ、
且つ、各ヒユーズが正確に切断でき、誤って切断する必
要のないヒユーズを切断してしまうことがない方法であ
る。最適なホールＴ−ｆｆ、圧検出端子として第３図に
図示したようなチャンネル３６ａ、５６ｂ、３６ｃｉ用
いたものである。第５図中、５０はソース電極、３１は
ソース領域、５６（はドレイン領域、６２はドレイン電
極、６５の破線で囲まれた領域にゲートンンニング、ろ
→がゲート電極である。すなわち、ゲート電極３４に閾
値電圧以上の電圧が印加されていると、３５の破線で囲
まね、た領域がチャンネル領域となる。ホール電圧端子
３６ａ、３６ｂ、 ６６ｃはゲート電極、及び絶縁膜下
につくられ、微小抵抗領域を形成している。、４０，４
１．４２はチャンネル領域とヒユーズメモリと？眠気的
に接続する配線領域はＭＯＳのソース３１．ドレイン６
３領域と同導電型である。３７ａ、３７ｂ、５７ｃは、
各ホール電圧検出端子３６ａ、３６ｂ、５６ｃを選択す
るための電極配線である。４３．、ｌｔ４゜４５は、電
極配線と配線領域のコンタクトである。
ンスを高くしすぎると微調整がきかなくなる。本発明は
、ＩＡｏｓ現ホール素子のオフセットと周整に最適な方
法であり、最小３ｍＶ以下にあわせてみることができ、
且つ、各ヒユーズが正確に切断でき、誤って切断する必
要のないヒユーズを切断してしまうことがない方法であ
る。最適なホールＴ−ｆｆ、圧検出端子として第３図に
図示したようなチャンネル３６ａ、５６ｂ、３６ｃｉ用
いたものである。第５図中、５０はソース電極、３１は
ソース領域、５６（はドレイン領域、６２はドレイン電
極、６５の破線で囲まれた領域にゲートンンニング、ろ
→がゲート電極である。すなわち、ゲート電極３４に閾
値電圧以上の電圧が印加されていると、３５の破線で囲
まね、た領域がチャンネル領域となる。ホール電圧端子
３６ａ、３６ｂ、 ６６ｃはゲート電極、及び絶縁膜下
につくられ、微小抵抗領域を形成している。、４０，４
１．４２はチャンネル領域とヒユーズメモリと？眠気的
に接続する配線領域はＭＯＳのソース３１．ドレイン６
３領域と同導電型である。３７ａ、３７ｂ、５７ｃは、
各ホール電圧検出端子３６ａ、３６ｂ、５６ｃを選択す
るための電極配線である。４３．、ｌｔ４゜４５は、電
極配線と配線領域のコンタクトである。
３８ａ、３８ｂ、３８ｃはヒユーズメモリ、５９は共通
のホール電圧出力端子である。
のホール電圧出力端子である。
第４図に、ホール電圧検出端子Ｘ、Ｙを６分割した場合
の補正量の一例を示した。この例によれば、オフセット
電圧を±３ｍＶ以内に抑えることができる。このオフセ
ット電圧補正量は、ＭＯＳトランジスタの閾値電圧やホ
ール電圧検出端子のチャンネル幅、長さによって、設計
上自由に変えることができる。不笑施例は、ホール電圧
検出端子を５分割した場合を示したが、より多く分割し
、精度を高めることは容易でちる。−！た不揮廃性メモ
リとしてヒユーズの他にＥＰ ｆ（ＯＭ ’４どを用い
ることも可能でちる。
の補正量の一例を示した。この例によれば、オフセット
電圧を±３ｍＶ以内に抑えることができる。このオフセ
ット電圧補正量は、ＭＯＳトランジスタの閾値電圧やホ
ール電圧検出端子のチャンネル幅、長さによって、設計
上自由に変えることができる。不笑施例は、ホール電圧
検出端子を５分割した場合を示したが、より多く分割し
、精度を高めることは容易でちる。−！た不揮廃性メモ
リとしてヒユーズの他にＥＰ ｆ（ＯＭ ’４どを用い
ることも可能でちる。
発明の効果
以上詳述したごとく、不発明によるＭＯ８型ホール素子
によればＭＯ８型ホール素子のソース。
によればＭＯ８型ホール素子のソース。
ドレイン間のチャンネル“領域と共通のチャンネル領域
をホール電圧検出端子とし−Ｃ用い、この部分全分割し
て各々不揮発性メモリと接続し、磁場０のときのオフセ
ット電圧金、この不揮発性メモリ全選択するととＱこよ
りＭ ＯＳ増ホール素子の製造上生じる微小なオフセッ
ト電圧を精度良く補償するものである。また本発明は、
ホール素子と増幅回路を同一チップ上につくりこんだホ
ールエＣにおいて、後段の増幅回路のオフセット電圧を
も同時に調整することも可能である。
をホール電圧検出端子とし−Ｃ用い、この部分全分割し
て各々不揮発性メモリと接続し、磁場０のときのオフセ
ット電圧金、この不揮発性メモリ全選択するととＱこよ
りＭ ＯＳ増ホール素子の製造上生じる微小なオフセッ
ト電圧を精度良く補償するものである。また本発明は、
ホール素子と増幅回路を同一チップ上につくりこんだホ
ールエＣにおいて、後段の増幅回路のオフセット電圧を
も同時に調整することも可能である。
第１図（ａ）は従来のＭ ＯＳ型ホール素子の平面図、
第１図（ｂ）は第１図（ａ）のＡ −Ａ’線に沿った断
面構造図、 第２図は本発明のＭＯ８型ホール素子の模式図、第３図
は本発明の２Ａ ＯＳ型ホール素子の調整機能を図示し
た平面図、 第４図は本発明のオフセット電圧調整の例を示す図であ
る。 ３１・・・・・・ソース ３０・・・・・・ソース電極 ６３・・・・・・ドレイン ３２・・・・・・ドレイン電極 ３５・・・・・・ゲート酸化膜、及びチャンネル領域３
６ａ、ｂ、ｃ、４５ａ、ｂ、ｃ−分割されタホール電圧
検出領域 ３４・・・・・・ゲート電極 ４０．４１．４２・・・・・・拡散配線領域３７ａ、ｂ
、Ｃ・・・・・・メモリ選択用配線４６、４４ 、４５
・・・・・・コンタクト３８ ａ １ ｂ＋ ｃ・・・
・・・ヒユーズメモリ３９・・・・・・共通のホール電
圧出力端子板 上 出願人 株式会社 第二精工舎 代理人 弁理士 最上 務 −２６“
面構造図、 第２図は本発明のＭＯ８型ホール素子の模式図、第３図
は本発明の２Ａ ＯＳ型ホール素子の調整機能を図示し
た平面図、 第４図は本発明のオフセット電圧調整の例を示す図であ
る。 ３１・・・・・・ソース ３０・・・・・・ソース電極 ６３・・・・・・ドレイン ３２・・・・・・ドレイン電極 ３５・・・・・・ゲート酸化膜、及びチャンネル領域３
６ａ、ｂ、ｃ、４５ａ、ｂ、ｃ−分割されタホール電圧
検出領域 ３４・・・・・・ゲート電極 ４０．４１．４２・・・・・・拡散配線領域３７ａ、ｂ
、Ｃ・・・・・・メモリ選択用配線４６、４４ 、４５
・・・・・・コンタクト３８ ａ １ ｂ＋ ｃ・・・
・・・ヒユーズメモリ３９・・・・・・共通のホール電
圧出力端子板 上 出願人 株式会社 第二精工舎 代理人 弁理士 最上 務 −２６“
Claims (2)
- （１） ホール素子としてル力作する４１ＯＳ ＋−
ランジスタと、前記Ｍ ＯＳ ）ランジスタのソース・
ドレイン側で７にいゲート端部７こ設けられて前記ＭＯ
Ｅ！トランジスタのオフセット′直圧を調整する調整用
ゲートと、前記調整用ゲートに接続される不揮発件メモ
リとからなるＩＪＯＳ型ホール素子。 - （２） 前記不揮発τＦメモリがヒユーズ型メモリと
すると共に前記ヒユーズ型メモリの両端にヒユーズリ断
用グ）リードを設は爬ことｆ、−ｉ寿徴とする特許１１
り求の；企囲第１項記載のｋＡ ＯＳ型ホール素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58103261A JPS59228759A (ja) | 1983-06-09 | 1983-06-09 | Ｍｏｓ型ホ−ル素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58103261A JPS59228759A (ja) | 1983-06-09 | 1983-06-09 | Ｍｏｓ型ホ−ル素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59228759A true JPS59228759A (ja) | 1984-12-22 |
Family
ID=14349492
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58103261A Pending JPS59228759A (ja) | 1983-06-09 | 1983-06-09 | Ｍｏｓ型ホ−ル素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59228759A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0351714A (ja) * | 1989-07-20 | 1991-03-06 | Hitachi Ltd | センサ装置 |
| JP2008022022A (ja) * | 2004-03-30 | 2008-01-31 | Denso Corp | 縦型ホール素子およびその製造方法 |
| DE10228805B4 (de) * | 2002-06-27 | 2008-11-13 | Infineon Technologies Ag | Hallsensorelement |
| US7843190B2 (en) | 2005-12-16 | 2010-11-30 | Asahi Kasei Emd Corporation | Position detection apparatus |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50153879A (ja) * | 1974-05-31 | 1975-12-11 |
-
1983
- 1983-06-09 JP JP58103261A patent/JPS59228759A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50153879A (ja) * | 1974-05-31 | 1975-12-11 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0351714A (ja) * | 1989-07-20 | 1991-03-06 | Hitachi Ltd | センサ装置 |
| DE10228805B4 (de) * | 2002-06-27 | 2008-11-13 | Infineon Technologies Ag | Hallsensorelement |
| JP2008022022A (ja) * | 2004-03-30 | 2008-01-31 | Denso Corp | 縦型ホール素子およびその製造方法 |
| US7843190B2 (en) | 2005-12-16 | 2010-11-30 | Asahi Kasei Emd Corporation | Position detection apparatus |
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