JPS59228426A - パワ−オンリセツト回路 - Google Patents
パワ−オンリセツト回路Info
- Publication number
- JPS59228426A JPS59228426A JP58102796A JP10279683A JPS59228426A JP S59228426 A JPS59228426 A JP S59228426A JP 58102796 A JP58102796 A JP 58102796A JP 10279683 A JP10279683 A JP 10279683A JP S59228426 A JPS59228426 A JP S59228426A
- Authority
- JP
- Japan
- Prior art keywords
- power
- circuit
- reset
- reset circuit
- switched capacitor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は、論理回路に於て、電源投入時の誤動作を防止
するためのパワーオンリセット回路に関するものである
。
するためのパワーオンリセット回路に関するものである
。
（背景技術）
一般に、電源投入時論理回路のレジスタのステータスは
アトランダムであり、ある種の論理回路ではこれにより
回路誤動作を生ずる。これを防止するために電源投入後
電源電圧が安定した時点で該レジスタをリセットするパ
ワーオンリセット回路が良く用いられている。
アトランダムであり、ある種の論理回路ではこれにより
回路誤動作を生ずる。これを防止するために電源投入後
電源電圧が安定した時点で該レジスタをリセットするパ
ワーオンリセット回路が良く用いられている。
従来のこの種のパワーオンリセット回路の一例を第１図
に示す。同図に於て抵抗Ｒ１３７２７丈Ｃは時定数ＲＣ
を得るだめの積分回路を構成し、抵抗Ｒｔ、Ｒｚは電源
電圧から所定の閾値電圧を作成する分圧回路を構成する
。ＣＭＰは非反転入力端子（ト）と反転入力端千日の電
圧を比較し、論理レベル・・イ又はローを出力する比較
器である。端子１は電源電圧入力端子、端子３はグラン
ド入力端子である。端子２は前記レジスタをリセットす
るリセット出力端子であシ、前記比較器の出力端子であ
る。ダイオードＤは電源の瞬断等に対し、パワーオンリ
セット回路が確実に起動されるように、キャパシタＣの
電荷を放電させるだめのものである。
に示す。同図に於て抵抗Ｒ１３７２７丈Ｃは時定数ＲＣ
を得るだめの積分回路を構成し、抵抗Ｒｔ、Ｒｚは電源
電圧から所定の閾値電圧を作成する分圧回路を構成する
。ＣＭＰは非反転入力端子（ト）と反転入力端千日の電
圧を比較し、論理レベル・・イ又はローを出力する比較
器である。端子１は電源電圧入力端子、端子３はグラン
ド入力端子である。端子２は前記レジスタをリセットす
るリセット出力端子であシ、前記比較器の出力端子であ
る。ダイオードＤは電源の瞬断等に対し、パワーオンリ
セット回路が確実に起動されるように、キャパシタＣの
電荷を放電させるだめのものである。
第２図は、第１図に示す回路の各部の動作波形を示すも
のである。第２図（ａ）に於て、前記分圧回路の出力電
圧Ｖｐの波形は電源投入時の電源電圧波形の一例を示し
たものであり、電源電圧をｖ８とすれば、 で与えられる。
のである。第２図（ａ）に於て、前記分圧回路の出力電
圧Ｖｐの波形は電源投入時の電源電圧波形の一例を示し
たものであり、電源電圧をｖ８とすれば、 で与えられる。
前記積分回路の出力電圧ｖＮの波形は、良く知られてい
るように、 一上 ｖＮ＝Ｖ８ （１ｅ ”’ ） −（２
）で与えられ、ｖ８に向ってＲＣの時定数で立上る。
るように、 一上 ｖＮ＝Ｖ８ （１ｅ ”’ ） −（２
）で与えられ、ｖ８に向ってＲＣの時定数で立上る。
第２図（ｂ）は１、前記比較器の出力電圧ｖＰＬの波形
を示すものであり、前記レジスタのリセット動作ハｖＲ
がハイとなる領域で行なわれるが、最終に確実なリセッ
ト動作が期待できるのはｖＲが安定するｔ！からＶＲが
反転するｔ２ｔでの間となる。ｔ２以後はリセット動作
は解除される。
を示すものであり、前記レジスタのリセット動作ハｖＲ
がハイとなる領域で行なわれるが、最終に確実なリセッ
ト動作が期待できるのはｖＲが安定するｔ！からＶＲが
反転するｔ２ｔでの間となる。ｔ２以後はリセット動作
は解除される。
第２図から明らかなように、ｔ２は同図のｖＰとＶＮの
波形の交点から求められる。即ち、（１）式と（２）式
より で与えられる。（３）式において、一般に抵抗値Ｒ１と
Ｒ２は回路の安定動作上及び設計の容易性から、ｔ ２
＝ ＲＣ・・（４） のように設定される。
波形の交点から求められる。即ち、（１）式と（２）式
より で与えられる。（３）式において、一般に抵抗値Ｒ１と
Ｒ２は回路の安定動作上及び設計の容易性から、ｔ ２
＝ ＲＣ・・（４） のように設定される。
以上の説明から明らかなように従来の回路構成では、パ
ワーオンリセット時間ｔ２は抵抗Ｒ１コンデンｖＣから
構成される積分回路の時定数ＲＣで与えられ、従って通
常要求される数ｍｓ〜数百ｍｓのパワーオンリセット時
間を得るためには、Ｒは数にΩ〜数十にΩ、Ｃは数μＦ
を要し、これはモノリシックＩＣ化の限度を越えるもの
であった。従って、従来のパワーオンリセット回路は王
として個別部品を用いて構成されており、このため小形
化経済化に限度があった。
ワーオンリセット時間ｔ２は抵抗Ｒ１コンデンｖＣから
構成される積分回路の時定数ＲＣで与えられ、従って通
常要求される数ｍｓ〜数百ｍｓのパワーオンリセット時
間を得るためには、Ｒは数にΩ〜数十にΩ、Ｃは数μＦ
を要し、これはモノリシックＩＣ化の限度を越えるもの
であった。従って、従来のパワーオンリセット回路は王
として個別部品を用いて構成されており、このため小形
化経済化に限度があった。
（発明の目的）
本発明はこれらの欠点を解決するために、前記積分回路
をスイッチドキャパシタを用いて構成スルモのであり、
その目的はパワーオンリセット回路のモノリンツクＩＣ
化及びそれによる小形化・経済化にある。
をスイッチドキャパシタを用いて構成スルモのであり、
その目的はパワーオンリセット回路のモノリンツクＩＣ
化及びそれによる小形化・経済化にある。
以下詳細に説明する。
（発明の構成及び作用）
第３図は本発明の一実施例であって、スイッチＳＷ１キ
ャパシタｃｌ、ｃ２から構成されるスイッチドキャパシ
タフィルタ（ＳＣＦ’ ） ４と、第１図で説明した従
来回路と同一機能を実現する抵抗Ｒ１，Ｒ２、比較器Ｃ
ＭＰから構成される。
ャパシタｃｌ、ｃ２から構成されるスイッチドキャパシ
タフィルタ（ＳＣＦ’ ） ４と、第１図で説明した従
来回路と同一機能を実現する抵抗Ｒ１，Ｒ２、比較器Ｃ
ＭＰから構成される。
公知のように、５ＣＦ４は１次の低域通過フィルタで構
成された積分回路であシ、近似的に第１図の抵抗Ｒ１コ
ンデン′！７Ｃで構成された積分回路と同一の機能を有
するものである。即ち、第３図に例示したＳＣＦの時定
数は、Ｔ （Ｃ２／ＣＩ ）で与えられる。ここで、Ｔ
は該ＳＣＦ’にて使用するクロック（ＣＬＫ ）の周期
である。従って、第３図に示すｖＮ ＋ ”Ｐ ＋ ”
Ｒの各動作波形は、それぞれ第２図に示すｖＮ、ｖＰ、
ｖＮと同様となり、Ｔ（Ｃ２／ＣＩ ） テ（５） 与えられるパワーオンリセット時間を得ることができる
のである。
成された積分回路であシ、近似的に第１図の抵抗Ｒ１コ
ンデン′！７Ｃで構成された積分回路と同一の機能を有
するものである。即ち、第３図に例示したＳＣＦの時定
数は、Ｔ （Ｃ２／ＣＩ ）で与えられる。ここで、Ｔ
は該ＳＣＦ’にて使用するクロック（ＣＬＫ ）の周期
である。従って、第３図に示すｖＮ ＋ ”Ｐ ＋ ”
Ｒの各動作波形は、それぞれ第２図に示すｖＮ、ｖＰ、
ｖＮと同様となり、Ｔ（Ｃ２／ＣＩ ） テ（５） 与えられるパワーオンリセット時間を得ることができる
のである。
なお、第３図に示すＳＣＦは１次のＬＰＦであったが、
これを２次以上の高次のＬＰＦ’とし、所定の立上シ時
間を有する積分回路を構成することによって、第３図の
実施例と同様な機能を実現できることは明らかであり、
本発明はＳＣＦ’の構成によらず適用することが可能で
ある。
これを２次以上の高次のＬＰＦ’とし、所定の立上シ時
間を有する積分回路を構成することによって、第３図の
実施例と同様な機能を実現できることは明らかであり、
本発明はＳＣＦ’の構成によらず適用することが可能で
ある。
第３図に示したダイオードＤは、電源の瞬断等に対しパ
ワーオンリセット回路・が確実に起動されるようにキャ
パシタＣ２の電荷を放電させるためのものである。
ワーオンリセット回路・が確実に起動されるようにキャ
パシタＣ２の電荷を放電させるためのものである。
（発明の効果）
以上説明したように本発明によれば、パワーオンリセッ
ト時間はＳＣＦのクロック周期Ｔとキャパシタの比Ｃ２
／ＣＩの積によって決定でき、公知のようにこの積のＳ
ＣＦはＭＯ８集積回路技術を用いて容易にモノリンツク
ＩＣ化することが可能であり、従って本発明によるパワ
ーオンリセット回路を構成するに必要な抵抗、比較器等
を含め、同一の集（６） 積回路内に一体化して構成することができモノリシック
ＩＣ化パワーオンリセット回路の実現が可能となる。
ト時間はＳＣＦのクロック周期Ｔとキャパシタの比Ｃ２
／ＣＩの積によって決定でき、公知のようにこの積のＳ
ＣＦはＭＯ８集積回路技術を用いて容易にモノリンツク
ＩＣ化することが可能であり、従って本発明によるパワ
ーオンリセット回路を構成するに必要な抵抗、比較器等
を含め、同一の集（６） 積回路内に一体化して構成することができモノリシック
ＩＣ化パワーオンリセット回路の実現が可能となる。
これにより、パワーオンリセット機能をＬＳＩ内の素子
だけで小形化にして経済化なパワーオンリセット回路を
提供できる。
だけで小形化にして経済化なパワーオンリセット回路を
提供できる。
又、パワーオンリセット回路を必要とする論理ＩＣの中
に本パワーオンリセット回路を内蔵しパワーオンリセ、
７ト機能付論理ＩＣないし、アナログＩＣを化ることも
可能であり、本発明はパワーオンリセット回路を内蔵し
た各種機能ＩＣに広範囲に適用することが可能である。
に本パワーオンリセット回路を内蔵しパワーオンリセ、
７ト機能付論理ＩＣないし、アナログＩＣを化ることも
可能であり、本発明はパワーオンリセット回路を内蔵し
た各種機能ＩＣに広範囲に適用することが可能である。
第１図は従来のパワーオンリセット回路の一例を示す回
路図、第２図は第１図及び第３図に示したパワーオンリ
セット回路の各部動作波形図、第３図は本発明によるパ
ワーオンリセット回路の一実施例を示す回路図である。 １：電源入力端子、２：リセット出力端子、３ニゲラン
ド端子、Ｄ＝ダイオード、ＲＩＲｌ ） Ｒ２：抵抗
、Ｃ２Ｃ１、Ｃ２：コンデン＋ｊ（キャパンタ）、ＣＭ
Ｐ ：比較器、ＳＣＦ’：スイッチドキャパシタ。 特許出願人 沖電気工業株式会社 日本電信電話公社 特許出願代理人 弁理士 山 本 恵 − タ ＝１３・
路図、第２図は第１図及び第３図に示したパワーオンリ
セット回路の各部動作波形図、第３図は本発明によるパ
ワーオンリセット回路の一実施例を示す回路図である。 １：電源入力端子、２：リセット出力端子、３ニゲラン
ド端子、Ｄ＝ダイオード、ＲＩＲｌ ） Ｒ２：抵抗
、Ｃ２Ｃ１、Ｃ２：コンデン＋ｊ（キャパンタ）、ＣＭ
Ｐ ：比較器、ＳＣＦ’：スイッチドキャパシタ。 特許出願人 沖電気工業株式会社 日本電信電話公社 特許出願代理人 弁理士 山 本 恵 − タ ＝１３・
Claims (1)
- 電源投入時の回路誤動作を防止する・くワーオンリセッ
ト回路に於て、前記電源投入時に印加される電源電圧を
、スイッチドキャパシタフィルタ（ＳＣＦ ）を用いて
構成された積分回路によって所定の立上シ時間を有する
電圧波形に変換し、同電圧波形が所定の電圧レベルに達
するまでの時間によってパワーオンリセット時間を設定
するこトラ特徴とするパワーオンリセット回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58102796A JPS59228426A (ja) | 1983-06-10 | 1983-06-10 | パワ−オンリセツト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58102796A JPS59228426A (ja) | 1983-06-10 | 1983-06-10 | パワ−オンリセツト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59228426A true JPS59228426A (ja) | 1984-12-21 |
Family
ID=14337045
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58102796A Pending JPS59228426A (ja) | 1983-06-10 | 1983-06-10 | パワ−オンリセツト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59228426A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0639125A (ja) * | 1993-04-19 | 1994-02-15 | Daiichi Shokai Co Ltd | パチンコ遊技機 |
| US7420397B2 (en) * | 2004-06-02 | 2008-09-02 | Stmicroelectronics Sa | Low-consumption inhibit circuit with hysteresis |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55129816A (en) * | 1979-03-27 | 1980-10-08 | Toshiba Corp | Malfunction prevention circuit for controller |
-
1983
- 1983-06-10 JP JP58102796A patent/JPS59228426A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55129816A (en) * | 1979-03-27 | 1980-10-08 | Toshiba Corp | Malfunction prevention circuit for controller |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0639125A (ja) * | 1993-04-19 | 1994-02-15 | Daiichi Shokai Co Ltd | パチンコ遊技機 |
| US7420397B2 (en) * | 2004-06-02 | 2008-09-02 | Stmicroelectronics Sa | Low-consumption inhibit circuit with hysteresis |
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