JPS5929400Y2 - パルス発生装置 - Google Patents
パルス発生装置Info
- Publication number
- JPS5929400Y2 JPS5929400Y2 JP1976151499U JP15149976U JPS5929400Y2 JP S5929400 Y2 JPS5929400 Y2 JP S5929400Y2 JP 1976151499 U JP1976151499 U JP 1976151499U JP 15149976 U JP15149976 U JP 15149976U JP S5929400 Y2 JPS5929400 Y2 JP S5929400Y2
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- JP
- Japan
- Prior art keywords
- power supply
- voltage
- terminal
- capacitor
- reset pulse
- Prior art date
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- Expired
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- Pulse Circuits (AREA)
- Electronic Switches (AREA)
Description
【考案の詳細な説明】
この考案はパルス発生装置に関する。
例えば記憶素子等を含むロジック回路では記憶素子を初
期リセット状態にするため一般には電源投入と同時にリ
セットパルスを送出して初期化している。
期リセット状態にするため一般には電源投入と同時にリ
セットパルスを送出して初期化している。
リセットパルス発生回路は定電圧電源の出力側に設けら
れるが、この定電圧電源に接続されるロジック回路を試
験するため定電圧電源の元電源である主電源を急速に大
切操作する場合や何んらかの原因で瞬断した場合は定電
圧電源の出力電圧は一般に時定数をもってそれに応動す
るので前記出力電圧即ちリセットパルス発生回路の電圧
変動は小さく、放電作用が追従しきれない。
れるが、この定電圧電源に接続されるロジック回路を試
験するため定電圧電源の元電源である主電源を急速に大
切操作する場合や何んらかの原因で瞬断した場合は定電
圧電源の出力電圧は一般に時定数をもってそれに応動す
るので前記出力電圧即ちリセットパルス発生回路の電圧
変動は小さく、放電作用が追従しきれない。
このためリセットパルスを送出すべきレベルにまで放電
作用が行なわれないのでその都度確実にリセットパルス
を出すことができなくなる。
作用が行なわれないのでその都度確実にリセットパルス
を出すことができなくなる。
この考案は以上の点に鑑み電源電圧が徐々に低下する場
合でもリセットパルスを確実に出すことのできるパルス
発生装置を提供することを目的とする。
合でもリセットパルスを確実に出すことのできるパルス
発生装置を提供することを目的とする。
この目的を達成するためこの考案ではパルス発生手段に
Ｃ−ＭＯＳインバータを用いたことを特徴とする。
Ｃ−ＭＯＳインバータを用いたことを特徴とする。
従ってＣ−ＭＯＳインバータの低電力消費特性を最大限
に利用できるのでリセットパルスを確実に出すことがで
きるようになる。
に利用できるのでリセットパルスを確実に出すことがで
きるようになる。
以下この考案の実施例を図について説明する。
第１図に示す接続図において、１，２は主電源入力端子
、３は電源スィッチ、４はＣ−ＭＯＳロジック回路用定
電圧電源であって、該電源４は前記主電源の電源スィッ
チ３の人後すぐには電圧が安定せず、また切後徐々に電
圧が低下するものである。
、３は電源スィッチ、４はＣ−ＭＯＳロジック回路用定
電圧電源であって、該電源４は前記主電源の電源スィッ
チ３の人後すぐには電圧が安定せず、また切後徐々に電
圧が低下するものである。
５はダイオードでコンデンサ６の放電を阻止する。
７はダイオードでＣ−ＭＯＳインバータ８の過入力保護
用、８１はインバータ８の入力端子、８２．８３は電源
端子、８４は出力端子である。
用、８１はインバータ８の入力端子、８２．８３は電源
端子、８４は出力端子である。
９はダイオードでリセットパルス出力端子につながるＣ
−ＭＯＳロジック回路の過入力保護用、１０はコンデン
サ６の放電を抑制する高抵抗、１１はリセットパルス出
力端子、１２，１３はＣ−ＭＯＳロジック回路用の電源
端子である。
−ＭＯＳロジック回路の過入力保護用、１０はコンデン
サ６の放電を抑制する高抵抗、１１はリセットパルス出
力端子、１２，１３はＣ−ＭＯＳロジック回路用の電源
端子である。
１４１５は抵抗でインバータ８への入力電圧を分圧する
ものであり定電圧電源４の電圧がどれだけ低下したとき
にリセットパルスを出し始めるかを決定するものである
。
ものであり定電圧電源４の電圧がどれだけ低下したとき
にリセットパルスを出し始めるかを決定するものである
。
なお、電源電圧が正規の半分程度に低下したときリセッ
トパルスを出す場合には抵抗１４．１５は特にいらない
。
トパルスを出す場合には抵抗１４．１５は特にいらない
。
次に本案の作動を第２図を参照しながら説明すると、合
端子１，２に主電源を与えスイッチ３を閉じると定電圧
電源４によりコンデンサ６はダイオード５を通して充電
され所定時間後コンデンサ６の両端電圧ｅ３は定電圧電
源４の出力電圧ｅ２と略々等しくなる。
端子１，２に主電源を与えスイッチ３を閉じると定電圧
電源４によりコンデンサ６はダイオード５を通して充電
され所定時間後コンデンサ６の両端電圧ｅ３は定電圧電
源４の出力電圧ｅ２と略々等しくなる。
ここでスイッチ３を開くと、定電圧電源４の入力電圧ｅ
１は零となり出力電圧ｅ２も電源４とその負荷とで決ま
る時限をもって低下して行く。
１は零となり出力電圧ｅ２も電源４とその負荷とで決ま
る時限をもって低下して行く。
この時定数より充分大きい値）こなるようにコンデンサ
６と抵抗１０の値を選ぶ。
６と抵抗１０の値を選ぶ。
（端子１１に接続されるＣ−ＭＯＳロジック回路の入力
抵抗は極めて高いので抵抗１０の値も極めて大きくする
ことができる）すると電圧ｅ２がインバータ８の電源で
あるｅ３の略々半分以下に低下したとき、つまりインバ
ータ８の入力がそのスレシホールドレベルより低下した
ときインバータ８の出力は零から反転してｅ３となり、
この電圧ｅ３が電源電圧低下を示す信号となるのである
。
抵抗は極めて高いので抵抗１０の値も極めて大きくする
ことができる）すると電圧ｅ２がインバータ８の電源で
あるｅ３の略々半分以下に低下したとき、つまりインバ
ータ８の入力がそのスレシホールドレベルより低下した
ときインバータ８の出力は零から反転してｅ３となり、
この電圧ｅ３が電源電圧低下を示す信号となるのである
。
この電圧ｅ３はコンデンサ６の両端電圧そのものであり
、コンデンサ６の放電はインバータ８を通して行なわれ
るため、電圧ｅ２に比べ極めてゆっくり低下する。
、コンデンサ６の放電はインバータ８を通して行なわれ
るため、電圧ｅ２に比べ極めてゆっくり低下する。
なぜならばインバータ８の端子８２８３間に等価的に高
抵抗が挿入された状態となりコンデンサ６の放電時定数
が極めて太きいからである。
抵抗が挿入された状態となりコンデンサ６の放電時定数
が極めて太きいからである。
そして信号電圧ｅ３は端子１２．１３間に接続されるＣ
−ＭＯＳロジック回路（図示せず）の電源電圧即ちｅ２
より高いので、ダイオード９により電圧ｅ２のレベルで
押えられ、Ｃ−ＭＯＳロジック回路（図示せず）のリセ
ット信号として端子１１から電圧ｅ４のパルスが出力さ
れる。
−ＭＯＳロジック回路（図示せず）の電源電圧即ちｅ２
より高いので、ダイオード９により電圧ｅ２のレベルで
押えられ、Ｃ−ＭＯＳロジック回路（図示せず）のリセ
ット信号として端子１１から電圧ｅ４のパルスが出力さ
れる。
従ってこのパルス送出によってＣ−ＭＯＳロジック回路
の記憶素子等が一斉にリセットされるのである。
の記憶素子等が一斉にリセットされるのである。
なお、第２図の斜線部分がリセットパルスである。
以上詳述したようにこの考案のパルス発生装置によれば
Ｃ−ＭＯＳインバータの低電力消費特性つまりコンデン
サの放電回路に等価的に高抵抗を挿入したのと同じ作用
を奏するのでインバータのスレシホールドレベルが電源
電圧の略々半分に低下したときリセットパルスを確実に
送出することかできるので信頼性が向上する。
Ｃ−ＭＯＳインバータの低電力消費特性つまりコンデン
サの放電回路に等価的に高抵抗を挿入したのと同じ作用
を奏するのでインバータのスレシホールドレベルが電源
電圧の略々半分に低下したときリセットパルスを確実に
送出することかできるので信頼性が向上する。
また、Ｃ−ＭＯＳインバータを用いたことにより小容量
のコンデンサ、ダイオード、抵抗等少数の部品構成で実
現でき、リセットパルス送出のためトランジスタを用い
た公知のものに比べ格段に優れた効果を奏する。
のコンデンサ、ダイオード、抵抗等少数の部品構成で実
現でき、リセットパルス送出のためトランジスタを用い
た公知のものに比べ格段に優れた効果を奏する。
図は本案の実施例を示し第１図は電気接続図、第２図は
その作動を説明するための特性図である。 ３・・・・・・電源スィッチ、４・・・・・・定電圧電
源、５７．９・・・・・・ダイオード、６・・・・・・
コンデンサ、８・・・・・・Ｃ−ＭＯＳインバータ、１
０，１４．１５・・・・・・抵抗。
その作動を説明するための特性図である。 ３・・・・・・電源スィッチ、４・・・・・・定電圧電
源、５７．９・・・・・・ダイオード、６・・・・・・
コンデンサ、８・・・・・・Ｃ−ＭＯＳインバータ、１
０，１４．１５・・・・・・抵抗。
Claims (1)
- 主電源とこの主電源に接続され主電源入力端子に電圧が
安定し互生電源しゃ断後徐々に電圧が低下するような定
電圧電源４とこの定電圧電源の端子１２．１３間に接続
されるＣ−ＭＯＳロジック回路を有し前記電源端子１２
１３間にダイオード５とコンデンサ６の直列回路を接続
し、ＣＭＯＳインバータ８の電源端子８２を前記ダイオ
ード５とコンデンサ６の接続点に、入力端子８１を電源
端子１２に、出力端子８４を高抵抗１０を介してリセッ
トパルス出力端子１１にそれぞれ接続して構成してなり
前記電源端子１２．１３間の電圧がＣ−ＭＯＳインバー
タのスレシホールドレベルより低下したときリセットパ
ルスを送出するようにしたパルス発生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1976151499U JPS5929400Y2 (ja) | 1976-11-10 | 1976-11-10 | パルス発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1976151499U JPS5929400Y2 (ja) | 1976-11-10 | 1976-11-10 | パルス発生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5367752U JPS5367752U (ja) | 1978-06-07 |
| JPS5929400Y2 true JPS5929400Y2 (ja) | 1984-08-23 |
Family
ID=28759747
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1976151499U Expired JPS5929400Y2 (ja) | 1976-11-10 | 1976-11-10 | パルス発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5929400Y2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5182556A (ja) * | 1975-01-17 | 1976-07-20 | Sony Corp |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50133853U (ja) * | 1974-04-18 | 1975-11-04 |
-
1976
- 1976-11-10 JP JP1976151499U patent/JPS5929400Y2/ja not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5182556A (ja) * | 1975-01-17 | 1976-07-20 | Sony Corp |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5367752U (ja) | 1978-06-07 |
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