JPS59225628A - 位相器用制御回路 - Google Patents
位相器用制御回路Info
- Publication number
- JPS59225628A JPS59225628A JP58101103A JP10110383A JPS59225628A JP S59225628 A JPS59225628 A JP S59225628A JP 58101103 A JP58101103 A JP 58101103A JP 10110383 A JP10110383 A JP 10110383A JP S59225628 A JPS59225628 A JP S59225628A
- Authority
- JP
- Japan
- Prior art keywords
- phase shifter
- circuit
- phase
- eps
- rom
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B7/00—Radio transmission systems, i.e. using radiation field
- H04B7/02—Diversity systems; Multi-antenna system, i.e. transmission or reception using multiple antennas
- H04B7/04—Diversity systems; Multi-antenna system, i.e. transmission or reception using multiple antennas using two or more spaced independent antennas
- H04B7/08—Diversity systems; Multi-antenna system, i.e. transmission or reception using multiple antennas using two or more spaced independent antennas at the receiving station
- H04B7/0837—Diversity systems; Multi-antenna system, i.e. transmission or reception using multiple antennas using two or more spaced independent antennas at the receiving station using pre-detection combining
- H04B7/084—Equal gain combining, only phase adjustments
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Radio Transmission System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明はダイパーシティ受信装置に係り、特に該受信装
置に用いられる位相制御回路に関するものである。
置に用いられる位相制御回路に関するものである。
（ｂ） 従来技術と問題点
２〜１５Ｇｌｌｚ程度の周波数を使用する多重無線装置
が広く使用されているが、電波伝播距離が長くなったり
、又は海上伝播をするような場合にはフェージングによ
り受４６人カレベルが不安定になり通信の品質が劣化す
ることがある０ これは相手局より送られる送信波のうち直接波の部分と
例えば海面などで反射した反射波の部分が合成されて受
信機に加えられた場合、海面の状況は時々刻々変化する
ので、電波の反射点及び反射の状態も時々刻々変化し、
結局反射波の状態が変化し受信入力レベル不安定になる
。
が広く使用されているが、電波伝播距離が長くなったり
、又は海上伝播をするような場合にはフェージングによ
り受４６人カレベルが不安定になり通信の品質が劣化す
ることがある０ これは相手局より送られる送信波のうち直接波の部分と
例えば海面などで反射した反射波の部分が合成されて受
信機に加えられた場合、海面の状況は時々刻々変化する
ので、電波の反射点及び反射の状態も時々刻々変化し、
結局反射波の状態が変化し受信入力レベル不安定になる
。
このようなフェージングの影響を軽減する方法の１つに
受信＠２台を使用してこれらの受信機出力を合成する方
法がある。合成する点は受信機の高周波部、中間周波部
又は往調された信号の部分のいずれでも行うことができ
るが、回路構成の容易さなどから通常は中間周波増中部
（７０ＭＨｚ又は１４０ＭＨｚ）で行なわれる。
受信＠２台を使用してこれらの受信機出力を合成する方
法がある。合成する点は受信機の高周波部、中間周波部
又は往調された信号の部分のいずれでも行うことができ
るが、回路構成の容易さなどから通常は中間周波増中部
（７０ＭＨｚ又は１４０ＭＨｚ）で行なわれる。
第１図はダイバーンティ受信装置位相合成部のブロック
図で、例えば取付けの高さが異なるを中懇１及び２を通
して受信機ＲＸ−１及びＲＸ−２に加えられた受信波は
、それぞれ増巾され中間周波数に変換された後受信ｄＲ
Ｘ−２の出力波のみが無限位相器ＥＰＳに加えられ、こ
＼で出力波は位相回転を受け、ハイブリッド回路Ｈで受
信機ＲＸ−１の出力波と合成され、合成波の大部分は端
子１０から外部に増り出されるが、一部は位相制御回路
ＣＯＮに加えられる０こ＼では合成波の振巾が最大にな
るように無限位相器ＥＰＳを制御する０これは合成波の
ＪＳｊ ｒｌ］は２つの受信波の位相が一致したときに
最大と乃、るからである。
図で、例えば取付けの高さが異なるを中懇１及び２を通
して受信機ＲＸ−１及びＲＸ−２に加えられた受信波は
、それぞれ増巾され中間周波数に変換された後受信ｄＲ
Ｘ−２の出力波のみが無限位相器ＥＰＳに加えられ、こ
＼で出力波は位相回転を受け、ハイブリッド回路Ｈで受
信機ＲＸ−１の出力波と合成され、合成波の大部分は端
子１０から外部に増り出されるが、一部は位相制御回路
ＣＯＮに加えられる０こ＼では合成波の振巾が最大にな
るように無限位相器ＥＰＳを制御する０これは合成波の
ＪＳｊ ｒｌ］は２つの受信波の位相が一致したときに
最大と乃、るからである。
位相差とした後、平衡変調器ＭＯＤ、及びＭＯＤ２に加
える。
える。
これら平衡変調器への制附入力信号の極性と振幅を変え
ることによりノ・イズリノトＨ２で合成した出力信号の
位相を変化させることができる。
ることによりノ・イズリノトＨ２で合成した出力信号の
位相を変化させることができる。
第３図は前記無限位相器ＥＰＳを制御するだめの位相制
御回路、の従来例である０ 同図に於て、端子１０に加えられた合成波は検出回路Ｄ
ＥＴに加えられろう こ＼で合成波の振巾を検出し、ディジタル変換さ名て、
ディジタル演算回路ＯＰに加えられる。
御回路、の従来例である０ 同図に於て、端子１０に加えられた合成波は検出回路Ｄ
ＥＴに加えられろう こ＼で合成波の振巾を検出し、ディジタル変換さ名て、
ディジタル演算回路ＯＰに加えられる。
このディジタル演均−回路りＰは現在検出回路Ｄ−ＥＴ
に加えられている振１コが、現在よりも１ステツプ前に
この回路ＤＥＴに加えられた振［１］と比較して差が正
の場合には無限位相器ＥＰＳの位相変化の方向を定めら
れた方向に設定し、次にこのディジタル演算回路ＯＰＯ
中に貯えられているＲＯＭの全アドレスの中から前記１
ステツプ前に対応するアドレスを取り出し、このアドレ
スを前記の方向に１ステツプシフトさせたアドレスを前
記ＲＯＭの全アドレスの中から選択し、このアドレス情
報をＲＯＭに伝達する。そこでＲＯＭからこのアドレス
に対応するグイジタル化された無限移相器制御信号が取
り出され、この信号をディジタル／アナログ変換器Ｄ／
ＡＣＯＮに加える０ 無限位相器ＥＰＳの構成が第２図に示すような場合は、
Ｘ成分及びＹ成分の制御信号がＲＯＭから取り出される
。
に加えられている振１コが、現在よりも１ステツプ前に
この回路ＤＥＴに加えられた振［１］と比較して差が正
の場合には無限位相器ＥＰＳの位相変化の方向を定めら
れた方向に設定し、次にこのディジタル演算回路ＯＰＯ
中に貯えられているＲＯＭの全アドレスの中から前記１
ステツプ前に対応するアドレスを取り出し、このアドレ
スを前記の方向に１ステツプシフトさせたアドレスを前
記ＲＯＭの全アドレスの中から選択し、このアドレス情
報をＲＯＭに伝達する。そこでＲＯＭからこのアドレス
に対応するグイジタル化された無限移相器制御信号が取
り出され、この信号をディジタル／アナログ変換器Ｄ／
ＡＣＯＮに加える０ 無限位相器ＥＰＳの構成が第２図に示すような場合は、
Ｘ成分及びＹ成分の制御信号がＲＯＭから取り出される
。
そしてディジタル／アナログ変換器Ｄ／’ＡＣＯＮ−１
及びＤＺＡＣＯ長−２で前記ディジタル制御信号がアナ
ログ化されて取シ出され、このアナログ制偽信号を無限
位相器ＥＰＳに加えると、この位相器ＥＰＳの位相は指
定方向に設定された位相量だけ変化する。このような手
順を繰返し、１ステツプ前の振巾の大さよりも負になれ
ば、前記１ステツプ前の振巾が最大値になυ、そこで無
限位相器ＥＰＳに対する制御は終了する。
及びＤＺＡＣＯ長−２で前記ディジタル制御信号がアナ
ログ化されて取シ出され、このアナログ制偽信号を無限
位相器ＥＰＳに加えると、この位相器ＥＰＳの位相は指
定方向に設定された位相量だけ変化する。このような手
順を繰返し、１ステツプ前の振巾の大さよりも負になれ
ば、前記１ステツプ前の振巾が最大値になυ、そこで無
限位相器ＥＰＳに対する制御は終了する。
尚、最初の振巾検出では１ステツプ前の振巾に関するデ
ータはディジタル演算回路ＯＰに貯わ見られていないの
で、前記位相変化の方向は適当に設定されるが２番目の
振巾検出によ＃）最初の振巾に関するデータが入るので
、前記の方向は正しい方向に修正される。
ータはディジタル演算回路ＯＰに貯わ見られていないの
で、前記位相変化の方向は適当に設定されるが２番目の
振巾検出によ＃）最初の振巾に関するデータが入るので
、前記の方向は正しい方向に修正される。
このような無限位相器ＥＰＳの位相変化の時間は、位相
変化しないで停止している時間よシも短かいので、位相
変化の速さが受信波の主信号による位相変化の速さと接
近するとこの主信号の品質が劣化するという問題があっ
た。
変化しないで停止している時間よシも短かいので、位相
変化の速さが受信波の主信号による位相変化の速さと接
近するとこの主信号の品質が劣化するという問題があっ
た。
（ｃ） 発明の目的
本発明の目的は上記従来技術の問題に鑑みなされたもの
であって、主信号が劣化することのない無限位相船用位
相制御回路を提供することを目的としている。
であって、主信号が劣化することのない無限位相船用位
相制御回路を提供することを目的としている。
（ｄ） 発明の構成
上記の目的は、位相制御回路からの制御信号で制御され
た無限位相器により位相回転した第１の受信波と、第２
の受信波とを合成するダイパーシティ受信装置に於て該
位相制御回路と該無限位相器との間に精分回路を設けた
ことを特徴とする位相器用制御回路を提供することによ
や達せられる。
た無限位相器により位相回転した第１の受信波と、第２
の受信波とを合成するダイパーシティ受信装置に於て該
位相制御回路と該無限位相器との間に精分回路を設けた
ことを特徴とする位相器用制御回路を提供することによ
や達せられる。
（、） 発明の実施例
第４図は本発明の一実施例のブロック図で、図中ＤＥＴ
は検波回路、ＯＰはディジタル演算回路、ＲＯＭけり−
ド・オンリー・メモリ、Ｄ／ＡＣＯＮ−１及びＤ／ＡＣ
ＯＮ−２はディジタル／アナログ変換’５、Ｉｎ−１及
びＩｎ−２は積分器、ＥＰＳは無限位相器をそれぞれ示
す。
は検波回路、ＯＰはディジタル演算回路、ＲＯＭけり−
ド・オンリー・メモリ、Ｄ／ＡＣＯＮ−１及びＤ／ＡＣ
ＯＮ−２はディジタル／アナログ変換’５、Ｉｎ−１及
びＩｎ−２は積分器、ＥＰＳは無限位相器をそれぞれ示
す。
又各ブロックは次のように接続されている。即ち検波回
路ＤＥＴの入力端子が端子１０と、出力端子はディジタ
ル演算回路ＯＰを介してリード・オンリー・メモリＲ，
ＯＭのヌカ端子と、リード・オンリー・メモ！ＪＲＯＭ
の第１の出力繻子は第１のディジタル／７°ナログ変換
器Ｄ／ＡＣＯＮ−１を介して第１の積分回路Ｉｎ−１の
入力端子と、−第１の積分回路Ｉｎ−ｆの出力端子と無
限位イ１コ器Ｅ ｆ） ＳのＸ成分入力端子とそれぞれ
接続される０又リード・オンリー・メモリＲＯＭの第２
の出力端子は前記第１の出力端子と同じく第２のディジ
タル／アナログ変換器Ｄ／ＡＣＯＮ’−２、及び第２の
積分回路Ｉｎ−２を介して無限位相回路ＥＰＳのＸ成分
入力端子とそれぞれ接続される。
路ＤＥＴの入力端子が端子１０と、出力端子はディジタ
ル演算回路ＯＰを介してリード・オンリー・メモリＲ，
ＯＭのヌカ端子と、リード・オンリー・メモ！ＪＲＯＭ
の第１の出力繻子は第１のディジタル／７°ナログ変換
器Ｄ／ＡＣＯＮ−１を介して第１の積分回路Ｉｎ−１の
入力端子と、−第１の積分回路Ｉｎ−ｆの出力端子と無
限位イ１コ器Ｅ ｆ） ＳのＸ成分入力端子とそれぞれ
接続される０又リード・オンリー・メモリＲＯＭの第２
の出力端子は前記第１の出力端子と同じく第２のディジ
タル／アナログ変換器Ｄ／ＡＣＯＮ’−２、及び第２の
積分回路Ｉｎ−２を介して無限位相回路ＥＰＳのＸ成分
入力端子とそれぞれ接続される。
尚、本発明により付加さ力た部分は点線で示した積分回
路Ｉｎ−１及びＩｎ−２の挿入である。
路Ｉｎ−１及びＩｎ−２の挿入である。
第４図に示した位相器ｍ４１部の動作の説明のうち検出
回路ＤＥＴからディジタル／アナログ変換器Ｄ／ＡＣＯ
Ｎ迄は前記従来例の説明と金く同じであるから、こ＼で
は概略説明をし、本発明によシ新たに設けられた積分回
路以降の動作について詳述する。
回路ＤＥＴからディジタル／アナログ変換器Ｄ／ＡＣＯ
Ｎ迄は前記従来例の説明と金く同じであるから、こ＼で
は概略説明をし、本発明によシ新たに設けられた積分回
路以降の動作について詳述する。
即ち、ディジタル演算回路ＯＰは検出回路ＤＥＴが検出
した現在の合成波の振巾を１ステノグ前の合成波の振巾
と比較して正でちるなら、無限位相器ＥＰＳの位相変化
の方向は定められた方向に決定し、前記１スデノプ前の
ＲＯＭアドレスを取り出し指定方向にｌステソゲアドレ
スを７７トさせ、この１ステツプシフトした°アドレス
情報をＲＯＭに送る。ＲＯＭは送られて来たアドレス情
報から、それに対応する制御信号を取り出し、この制御
信号をディジタル・アナログ変換器Ｄ／ＡＣＯＮ−１及
びＤ／ＡＣＯＮ−２に加えるので、この変換器から無限
位相器ＥＰＳに対するＸ方向及びＹ方向のアナログ制御
電圧が得られる。次にこのアナログ制御電圧を例えばコ
ンデンサ及び抵抗から構成された積分回路Ｉｎ−１及び
Ｉｎ−２に加えると、このアナログ制御社圧の最終値に
到達するのに、この積分回ｆｉ’７ｉＩｎｌ及びＩｎ−
２のもっている時定数分だけ遅くなる。
した現在の合成波の振巾を１ステノグ前の合成波の振巾
と比較して正でちるなら、無限位相器ＥＰＳの位相変化
の方向は定められた方向に決定し、前記１スデノプ前の
ＲＯＭアドレスを取り出し指定方向にｌステソゲアドレ
スを７７トさせ、この１ステツプシフトした°アドレス
情報をＲＯＭに送る。ＲＯＭは送られて来たアドレス情
報から、それに対応する制御信号を取り出し、この制御
信号をディジタル・アナログ変換器Ｄ／ＡＣＯＮ−１及
びＤ／ＡＣＯＮ−２に加えるので、この変換器から無限
位相器ＥＰＳに対するＸ方向及びＹ方向のアナログ制御
電圧が得られる。次にこのアナログ制御電圧を例えばコ
ンデンサ及び抵抗から構成された積分回路Ｉｎ−１及び
Ｉｎ−２に加えると、このアナログ制御社圧の最終値に
到達するのに、この積分回ｆｉ’７ｉＩｎｌ及びＩｎ−
２のもっている時定数分だけ遅くなる。
第５図は積分回路の動作を説明するだめの図で位相変化
けθ０を変化させる場合、ディジタル／アナログ変換器
Ｄ／ＡＣＯＮの出力側では■の直線に示す如く時間ｔ、
が、積分回路の出力側では■の点線に示す如く時間ｔ２
が必要となる。
けθ０を変化させる場合、ディジタル／アナログ変換器
Ｄ／ＡＣＯＮの出力側では■の直線に示す如く時間ｔ、
が、積分回路の出力側では■の点線に示す如く時間ｔ２
が必要となる。
このように立上り時間が遅くなったアナログ制御信号が
無限位相器ＥＰＳに加えられるので受信波の位相変化の
割合をゆっくりにすることができる０ （ｆ） 発明の詳細 な説明したように本発明によれば、位相制御部の構成要
素であるディジタル／７°ナログ変換器と無限位相器と
の間に外分回路を挿入することによシ、合成波の位相変
化の害１１合をゆっくりにすることができるので、制ｒ
Ｍ］＊ｆｉ度の向上が図られると共に主信号の周期と前
記合成波の位相変化時間が〃Ｃれるので、前Ｂ「・位、
１１１変化の主信号への影響は殆んどなくなる。そこで
搬送波間ＪＵｊ回路及び板を伝送路への影響が低減され
る。
無限位相器ＥＰＳに加えられるので受信波の位相変化の
割合をゆっくりにすることができる０ （ｆ） 発明の詳細 な説明したように本発明によれば、位相制御部の構成要
素であるディジタル／７°ナログ変換器と無限位相器と
の間に外分回路を挿入することによシ、合成波の位相変
化の害１１合をゆっくりにすることができるので、制ｒ
Ｍ］＊ｆｉ度の向上が図られると共に主信号の周期と前
記合成波の位相変化時間が〃Ｃれるので、前Ｂ「・位、
１１１変化の主信号への影響は殆んどなくなる。そこで
搬送波間ＪＵｊ回路及び板を伝送路への影響が低減され
る。
第１図はダイパー／ティ受信装置内の位相合成を説、明
するための図、第２図は無限位相器の動作を説明するだ
めの図、第３図は従来の位相制御回路のブロック図、第
４図は本発明の位相制御部のブロック図、第５図はＨ（
分回路の動作を説明するための図をそれぞれ示す。 図中ＤＥＴは検出回路、ＯＰはディジタル演算回路、Ｒ
ＯＭはリード・オンリー・メモリ、Ｄ／ＡＣＯＮはディ
ジタル／アナログ変換器、Ｉｎは積分回路、ＥＰＳは無
限位相回路をそれぞれ示す〇寮 １ 口 車 ２ 目 乎 ３ 日 第 ４ 口 率 ５ 口
するための図、第２図は無限位相器の動作を説明するだ
めの図、第３図は従来の位相制御回路のブロック図、第
４図は本発明の位相制御部のブロック図、第５図はＨ（
分回路の動作を説明するための図をそれぞれ示す。 図中ＤＥＴは検出回路、ＯＰはディジタル演算回路、Ｒ
ＯＭはリード・オンリー・メモリ、Ｄ／ＡＣＯＮはディ
ジタル／アナログ変換器、Ｉｎは積分回路、ＥＰＳは無
限位相回路をそれぞれ示す〇寮 １ 口 車 ２ 目 乎 ３ 日 第 ４ 口 率 ５ 口
Claims (1)
- 位相制御回路からの制御信号で制御された無限位相器に
より位相回転した第１の受信波と、第２の受信波とを合
成するダイパーシティ受信装置に於て該位相制御回路と
該無限位相器との間に積分回路を設けたことを特徴とす
る位相器用制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58101103A JPS59225628A (ja) | 1983-06-07 | 1983-06-07 | 位相器用制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58101103A JPS59225628A (ja) | 1983-06-07 | 1983-06-07 | 位相器用制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59225628A true JPS59225628A (ja) | 1984-12-18 |
Family
ID=14291745
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58101103A Pending JPS59225628A (ja) | 1983-06-07 | 1983-06-07 | 位相器用制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59225628A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61198826A (ja) * | 1985-02-27 | 1986-09-03 | Fujitsu Ltd | スペ−スダイバ−シテイ受信装置 |
| EP0227015A2 (en) * | 1985-12-18 | 1987-07-01 | Nec Corporation | Diversity receiving system of In-Phase Combination Type |
-
1983
- 1983-06-07 JP JP58101103A patent/JPS59225628A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61198826A (ja) * | 1985-02-27 | 1986-09-03 | Fujitsu Ltd | スペ−スダイバ−シテイ受信装置 |
| EP0227015A2 (en) * | 1985-12-18 | 1987-07-01 | Nec Corporation | Diversity receiving system of In-Phase Combination Type |
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