JPS59223859A - マイクロコンピユ−タ装置 - Google Patents
マイクロコンピユ−タ装置Info
- Publication number
- JPS59223859A JPS59223859A JP58098939A JP9893983A JPS59223859A JP S59223859 A JPS59223859 A JP S59223859A JP 58098939 A JP58098939 A JP 58098939A JP 9893983 A JP9893983 A JP 9893983A JP S59223859 A JPS59223859 A JP S59223859A
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- JP
- Japan
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- cpu
- storage device
- procedure
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、読み出し専用記憶装置にその手順を格納し
たマイクロプロセッサと、状況に応じて各種の周辺装置
を接続することができる入出力インｐ ７エース部ヲ持
つマイクロコンピュータシステＡＫ開するものである。
たマイクロプロセッサと、状況に応じて各種の周辺装置
を接続することができる入出力インｐ ７エース部ヲ持
つマイクロコンピュータシステＡＫ開するものである。
従来この種の装置として第１図に示すものがあった。図
において、（１）はシステム全体を取りまとめる主マイ
クロプロセッサ（以後主ＣＰＵと記す）、１２＋はこの
主ＣＰＵ １１１に属する記憶装置、（３）は表示出力
装置、（４）は周辺機器を制御する副マイクロプロセラ
ｆ（以後副ＣＰＵと記す）、（５）はこの副ＣＰＵ ＋
４１に属する記憶装置、（６）は主ＣＰＵ Ｉｌｌと副
ＣＰＵ （４１との間でデータの授受を行うインクフェ
ース部、（７）は周辺機器である。又、（２ａ）は読み
出し専用記憶装置、（２ｂ）は読み出し書き込み記憶装
置である。
において、（１）はシステム全体を取りまとめる主マイ
クロプロセッサ（以後主ＣＰＵと記す）、１２＋はこの
主ＣＰＵ １１１に属する記憶装置、（３）は表示出力
装置、（４）は周辺機器を制御する副マイクロプロセラ
ｆ（以後副ＣＰＵと記す）、（５）はこの副ＣＰＵ ＋
４１に属する記憶装置、（６）は主ＣＰＵ Ｉｌｌと副
ＣＰＵ （４１との間でデータの授受を行うインクフェ
ース部、（７）は周辺機器である。又、（２ａ）は読み
出し専用記憶装置、（２ｂ）は読み出し書き込み記憶装
置である。
次に動作について説明する。主ＣＰＵ Ｉｌｌは、記憶
装置（２）内読み出し専用記憶袋ｆｆ（２ａ）に保持さ
れている動作手順に従い、表示出力装置（３）へのメツ
セージ出力、インクフェース部（６）を介しての副ＣＰ
Ｕ（４）の起動、その他者種処理を行う。副ＣＰＵ １
４１は、記憶装置（５）内に保持されている動作手順に
従い、インターフェース部（６）を介して主ＣＰＵ Ｉ
ｌｌから渡される起動要求を判断し、周辺機器（７）を
制御する。
装置（２）内読み出し専用記憶袋ｆｆ（２ａ）に保持さ
れている動作手順に従い、表示出力装置（３）へのメツ
セージ出力、インクフェース部（６）を介しての副ＣＰ
Ｕ（４）の起動、その他者種処理を行う。副ＣＰＵ １
４１は、記憶装置（５）内に保持されている動作手順に
従い、インターフェース部（６）を介して主ＣＰＵ Ｉ
ｌｌから渡される起動要求を判断し、周辺機器（７）を
制御する。
このとき、副ＣＰＵ （４１が制御している周辺機器に
おいて異常状態が発生すると、主ＣＰＵ Ｉｌｌは記憶
装置（２）内読み出し専用記憶装置（２ａ）に予め保持
されている診断手順に従って副ＣＰＵ ＋４１に診断要
求を出す。ｌｊｌ ＣＰＵ ＋４１は、主ＣＰＵ Ｉｌ
ｌからの診断非才を受は取ると、記憶装置（５）内に予
め保持されている周辺機器用の診断手順に従って周辺機
器（７）の動作確認を行い、その結果をインタフェース
部（６）を介して土ＣＰＵ ｆｉ＋へ渡す。五ＣＰＵ
ｉｌｌは、副ＣＰＵ ｆ４１からの結果報告を受は取っ
たのち、その内容を判断して異常状態の有無、異常箇所
等を表示出力装置（３）へ出力する。又、インクフェー
ス部（６）には他の構成の周辺機器制御装置を接続でき
、異常等が発光した場合にはやはり同様の手順にて異常
状態の有無等が確認される。
おいて異常状態が発生すると、主ＣＰＵ Ｉｌｌは記憶
装置（２）内読み出し専用記憶装置（２ａ）に予め保持
されている診断手順に従って副ＣＰＵ ＋４１に診断要
求を出す。ｌｊｌ ＣＰＵ ＋４１は、主ＣＰＵ Ｉｌ
ｌからの診断非才を受は取ると、記憶装置（５）内に予
め保持されている周辺機器用の診断手順に従って周辺機
器（７）の動作確認を行い、その結果をインタフェース
部（６）を介して土ＣＰＵ ｆｉ＋へ渡す。五ＣＰＵ
ｉｌｌは、副ＣＰＵ ｆ４１からの結果報告を受は取っ
たのち、その内容を判断して異常状態の有無、異常箇所
等を表示出力装置（３）へ出力する。又、インクフェー
ス部（６）には他の構成の周辺機器制御装置を接続でき
、異常等が発光した場合にはやはり同様の手順にて異常
状態の有無等が確認される。
従来のマイクロコンピュータシステムは、以上述べたよ
うに、周辺機器側の診断に要する手順を主ＣＰＵ側記憶
装置と副ＣＰＵ側記憶装置の両方にまたがって持つ必要
かあるため、複数の周辺機器を有するシステムになると
、主ＣＰＵ側記憶装置内にしめる診断手順の量が増大し
、診断手順以外の通常の動作手順の格納に支障をきたす
欠点があり、また、通常の動作手順を優先して格納する
と、診断手順を格納できなくなるという欠点があった。
うに、周辺機器側の診断に要する手順を主ＣＰＵ側記憶
装置と副ＣＰＵ側記憶装置の両方にまたがって持つ必要
かあるため、複数の周辺機器を有するシステムになると
、主ＣＰＵ側記憶装置内にしめる診断手順の量が増大し
、診断手順以外の通常の動作手順の格納に支障をきたす
欠点があり、また、通常の動作手順を優先して格納する
と、診断手順を格納できなくなるという欠点があった。
又、新規の周辺装置を接続する場合には、それに応じて
主ＣＰＵ側にその装置専用の診断・手順を追加しなけれ
ばならず運用上支障をきたすという欠点があった。
主ＣＰＵ側にその装置専用の診断・手順を追加しなけれ
ばならず運用上支障をきたすという欠点があった。
この発明は上記のような従来のものの欠点を除去するた
めになされたもので、副ＣＰＵ側記憶装置内に、主ＣＰ
Ｕ側で使用する診断手順と副ＣＰＵ側で使用する診断手
順の両方を格納し、動作確認の必要が生じた場合に副Ｃ
ＰＵ側から王ＣＰＵ側へ当該診断手順を渡し、王ＣＰＵ
はそれをもとにして副ＣＰＵ側へ診断起動をかけること
ができるマイクロコンピュータシステムを提供すること
を目的としている。
めになされたもので、副ＣＰＵ側記憶装置内に、主ＣＰ
Ｕ側で使用する診断手順と副ＣＰＵ側で使用する診断手
順の両方を格納し、動作確認の必要が生じた場合に副Ｃ
ＰＵ側から王ＣＰＵ側へ当該診断手順を渡し、王ＣＰＵ
はそれをもとにして副ＣＰＵ側へ診断起動をかけること
ができるマイクロコンピュータシステムを提供すること
を目的としている。
以下、この発明の一実施例を図について説叩する。第２
図において、 ＩＩＪ＃−Ｊニジステム全体を取りまと
める主マイクロプロセッサ（以後上ＣＰＵと記す）（２
）はこの主ＣＰＵ ｉｌｌに属する記憶装置、（２ａ）
は読み出し専用記憶装置、（２ｂ）は読み出し書き込み
可能な記憶装置、（３）￥′ｉ表示出力装Ｗ、、（４１
は周辺機器を制御する副マイクロプロセラ−９′（以後
副ＣＰＵと記 ■す）、（５）は副ＣＰＵ ｆ４ｔ
に属する記憶装置、（６）は主ＣＰＵ １１１と副ＣＰ
Ｕ ｆ４＋との間でデータの授受を行うインタフェース
部、（７）は周辺機器である。
図において、 ＩＩＪ＃−Ｊニジステム全体を取りまと
める主マイクロプロセッサ（以後上ＣＰＵと記す）（２
）はこの主ＣＰＵ ｉｌｌに属する記憶装置、（２ａ）
は読み出し専用記憶装置、（２ｂ）は読み出し書き込み
可能な記憶装置、（３）￥′ｉ表示出力装Ｗ、、（４１
は周辺機器を制御する副マイクロプロセラ−９′（以後
副ＣＰＵと記 ■す）、（５）は副ＣＰＵ ｆ４ｔ
に属する記憶装置、（６）は主ＣＰＵ １１１と副ＣＰ
Ｕ ｆ４＋との間でデータの授受を行うインタフェース
部、（７）は周辺機器である。
次に動作について説明する。主ＣＰＵ ｉｌｌが記憶装
置（２）内の動作手順に従い、表示出力装置へのメツセ
ージ出力、インタフェース部（６）を介しての副ＣＰＵ
への起動、各処理を行うことは、従来のものと同一であ
る。又、副ＣＰＵ ｆｌが周辺機器（７）を′＃ＩＪ＃
するのも同一である。主ＣＰＵ側の記憶装置（２）は、
動作手順を格納した読み出し専用部分（２ａ）と処理の
状態情報等を格納する読み出し書き込み部分（２ｂ）と
で構成される。今、副ＣＰＵ側記憶装置（５）には、周
辺機器制御用のｍｕ ｃｐｖ側動作手順、周辺機器診断
用の副ＣＰＵ側動作手順、周辺機器診断時の王ＣＰＵ側
動作手順を格納しておく。
置（２）内の動作手順に従い、表示出力装置へのメツセ
ージ出力、インタフェース部（６）を介しての副ＣＰＵ
への起動、各処理を行うことは、従来のものと同一であ
る。又、副ＣＰＵ ｆｌが周辺機器（７）を′＃ＩＪ＃
するのも同一である。主ＣＰＵ側の記憶装置（２）は、
動作手順を格納した読み出し専用部分（２ａ）と処理の
状態情報等を格納する読み出し書き込み部分（２ｂ）と
で構成される。今、副ＣＰＵ側記憶装置（５）には、周
辺機器制御用のｍｕ ｃｐｖ側動作手順、周辺機器診断
用の副ＣＰＵ側動作手順、周辺機器診断時の王ＣＰＵ側
動作手順を格納しておく。
王ＣＰＵ １１１が１−辺装置（７）の動作確認をする
必要があると判断すると、王ＣＰＵ ｉｌｌけ、インタ
フェース部（６）を介して、副ＣＰＵ １４）に対して
主ＣＰＵ側動作手順の転送要求を出す。副ＣＰＵ （４
１は主ＣＰＵ １１１からの転送要求を受は取ると、記
憶装置（５）に格納されている主ＣＰＵ側動作手順を取
り出口、インタフェース部（６）を介して王ＣＰＵ １
１１へ渡す。主ＣＰＵ １１１は副ＣＰＵ （４１側か
ら転送されてくる一連の主ＣＰＵ側動作手順を、記憶装
置＋２１内の読み出し書き込み部分（２ｂ）に順々に格
納する。すべての転送が終了すると、王ＣＰＵ ｉｌｌ
は記憶装置（２）内の読み出し書き込み部分（２ｂ）内
の動作手順に従い、副ＣＰＵ ｆ４１へ診断要求を出す
。診断要求を受は取ったのちの副ＣＰＵ １４）の動作
は従来と同一である。又、他の異った周辺装置を接続す
る場合も、当該副ＣＰＵ側から主ＣＰＵ側へ診断手順を
転送し、同様の方法にて診断手順を実行する。
必要があると判断すると、王ＣＰＵ ｉｌｌけ、インタ
フェース部（６）を介して、副ＣＰＵ １４）に対して
主ＣＰＵ側動作手順の転送要求を出す。副ＣＰＵ （４
１は主ＣＰＵ １１１からの転送要求を受は取ると、記
憶装置（５）に格納されている主ＣＰＵ側動作手順を取
り出口、インタフェース部（６）を介して王ＣＰＵ １
１１へ渡す。主ＣＰＵ １１１は副ＣＰＵ （４１側か
ら転送されてくる一連の主ＣＰＵ側動作手順を、記憶装
置＋２１内の読み出し書き込み部分（２ｂ）に順々に格
納する。すべての転送が終了すると、王ＣＰＵ ｉｌｌ
は記憶装置（２）内の読み出し書き込み部分（２ｂ）内
の動作手順に従い、副ＣＰＵ ｆ４１へ診断要求を出す
。診断要求を受は取ったのちの副ＣＰＵ １４）の動作
は従来と同一である。又、他の異った周辺装置を接続す
る場合も、当該副ＣＰＵ側から主ＣＰＵ側へ診断手順を
転送し、同様の方法にて診断手順を実行する。
上記実施例では診断手順にのみ着目したが、通常の動作
手順においても、その周辺機器に関する手順を副ＣＰＵ
（４）側の記憶装置（５）に保持し、七ＣＰＵ１１１側
の記憶装置（２）の冗長度を減らし得るという意味で同
様の効果を奏する。
手順においても、その周辺機器に関する手順を副ＣＰＵ
（４）側の記憶装置（５）に保持し、七ＣＰＵ１１１側
の記憶装置（２）の冗長度を減らし得るという意味で同
様の効果を奏する。
以上のように、この発明によれば、特定の周辺装置の診
断に要する王ＣＰＵ側の診断手順を、当該周辺装置制御
用の副ＣＰＵ （４１側に保持するように構成したので
将来接続の可能性がある周辺装置の診断手順すべてを主
ＣＰＵ側で持つとｂう必要がなくなシ、主ＣＰＵ ｉｌ
ｌ側の記憶装置（２）の冗長性が減少し、特に不特定多
数の周辺装置を有するシステムにおいては、記憶装置の
利用効率が大幅に向上するという効果がある。
断に要する王ＣＰＵ側の診断手順を、当該周辺装置制御
用の副ＣＰＵ （４１側に保持するように構成したので
将来接続の可能性がある周辺装置の診断手順すべてを主
ＣＰＵ側で持つとｂう必要がなくなシ、主ＣＰＵ ｉｌ
ｌ側の記憶装置（２）の冗長性が減少し、特に不特定多
数の周辺装置を有するシステムにおいては、記憶装置の
利用効率が大幅に向上するという効果がある。
第１図は従来のマイクロコンピユークシステムを示すブ
ロック図、第２図はこの発明の一実施例によるマイクロ
コンピュータシステムを示すブロック図である。 ｉｌｌ王マイクロプロセッサ、（２）記憶装置、 （２
ａ）読み出し専用記憶装置、（２ｂ）読み出し書き込み
可能記、億装置、（３）表示出力装置、（４）副マイク
ロプロセッサ、（５）記憶装置、（６）インタフェース
部、（７）周辺機器 尚、図中同一符号は夫々間−又は相当部分を示す。 代理人 大岩増雄 第１図 第２０
ロック図、第２図はこの発明の一実施例によるマイクロ
コンピュータシステムを示すブロック図である。 ｉｌｌ王マイクロプロセッサ、（２）記憶装置、 （２
ａ）読み出し専用記憶装置、（２ｂ）読み出し書き込み
可能記、億装置、（３）表示出力装置、（４）副マイク
ロプロセッサ、（５）記憶装置、（６）インタフェース
部、（７）周辺機器 尚、図中同一符号は夫々間−又は相当部分を示す。 代理人 大岩増雄 第１図 第２０
Claims (1)
- マイクロプロセッサの制御のもとで動作する周辺機器制
御装置を１つ又はそれ以上接続することができるマイク
ロプロセッサ制御の本体装置を有するものにおいて、上
記周辺機器制御装置の動作ｉｇ手順を、周辺機器制御装
置側に持たせたと２を特徴とするマイクロコンピュータ
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58098939A JPS59223859A (ja) | 1983-06-01 | 1983-06-01 | マイクロコンピユ−タ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58098939A JPS59223859A (ja) | 1983-06-01 | 1983-06-01 | マイクロコンピユ−タ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59223859A true JPS59223859A (ja) | 1984-12-15 |
Family
ID=14233085
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58098939A Pending JPS59223859A (ja) | 1983-06-01 | 1983-06-01 | マイクロコンピユ−タ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59223859A (ja) |
-
1983
- 1983-06-01 JP JP58098939A patent/JPS59223859A/ja active Pending
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