JPS59220951A - マスタスライス型半導体記憶装置の接続方法 - Google Patents
マスタスライス型半導体記憶装置の接続方法Info
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- JPS59220951A JPS59220951A JP58096825A JP9682583A JPS59220951A JP S59220951 A JPS59220951 A JP S59220951A JP 58096825 A JP58096825 A JP 58096825A JP 9682583 A JP9682583 A JP 9682583A JP S59220951 A JPS59220951 A JP S59220951A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はデータ記憶用のメモリセルが設けられ、この
メモリセルとの間でデータ転送を行なうデータ線の数を
任意に設定可能としたマスタスライス型半導体記憶装置
に関する。
メモリセルとの間でデータ転送を行なうデータ線の数を
任意に設定可能としたマスタスライス型半導体記憶装置
に関する。
マスタスライス型半導体装置とは１予め半導体基板内に
相互配線が施こされていない素子を形成しておき、この
後の配線形成工程で異なった種々の回路機能を持つよう
に構成されるものをいう。
相互配線が施こされていない素子を形成しておき、この
後の配線形成工程で異なった種々の回路機能を持つよう
に構成されるものをいう。
ところで、このようなマスタスライス型半導体装置がメ
モリセルを含む記憶装置である場合に、各メモリセルを
１対のデータ線に接続して１つのメモリセルからこの１
対のデータ線にデータを読み出す場合と、各メモリセル
を複数対のデータ線に並列的に接続して１つのメモリセ
ルから複数対のデータ線にデータを読み出す場合の２通
りが考えられる。このような２通シのデータ読み出しに
対応するマスタスライス型半導体記憶装置としては次の
ようなものが考えられる。
モリセルを含む記憶装置である場合に、各メモリセルを
１対のデータ線に接続して１つのメモリセルからこの１
対のデータ線にデータを読み出す場合と、各メモリセル
を複数対のデータ線に並列的に接続して１つのメモリセ
ルから複数対のデータ線にデータを読み出す場合の２通
りが考えられる。このような２通シのデータ読み出しに
対応するマスタスライス型半導体記憶装置としては次の
ようなものが考えられる。
第１図は１つのメモリセルから１対もしくは２対のデー
タ線にデータを読み出すことができるマスタスライス型
半導体記憶装置の１ビット分のメモリセルを示す回路図
である。なお、このメモリセルは説明の便宜上、一部配
線がすでに形成された状態で示されている。このメモリ
セルは、２個のインバータ１，２を逆並列接続して構成
されるデータ記憶用のフリップフロッグ旦と、このフリ
ップフロップ旦の一方のデータ記憶点４にそれぞれの一
端が接続されている選択用の２個のＭＯＳトランジスタ
５．６と、上記７リツプフロツプ互の他方のデータ記憶
点７にそれぞれの一端が接続されている同じく選択用の
２個のＭＯＳトランジスタ８．９と、上記２個のＭＯＳ
）ランジスタ５，８のダート電極が共通に接続されて
いるワード線１０および上記ＭＯ８）ランジスタロ、９
のダート電極が共通に接続されているもう１本のワード
線Ｊ１で構成されている。そしてこのようなメモリセル
は、製造工程の最終段階である配線形成工程を経て、７
リツノフロツプ！の相互接続および１対もしくは２対の
データ線との接続が打力われる。すなわち、２対のデー
タ線との接続を行なう場合には、第２図に示すように、
２対のデータ線ＤＬｌ、Ｄ画、 ＤＬ２ ｒ ＤＬ２を
設け、これらのデータ線ＤＬ１．Ｄ石、 ＤＬ２． Ｄ
Ｌ２に前記ＭＯ８）ランジスタ５，８，６．９の他端を
それぞれ接続する。
タ線にデータを読み出すことができるマスタスライス型
半導体記憶装置の１ビット分のメモリセルを示す回路図
である。なお、このメモリセルは説明の便宜上、一部配
線がすでに形成された状態で示されている。このメモリ
セルは、２個のインバータ１，２を逆並列接続して構成
されるデータ記憶用のフリップフロッグ旦と、このフリ
ップフロップ旦の一方のデータ記憶点４にそれぞれの一
端が接続されている選択用の２個のＭＯＳトランジスタ
５．６と、上記７リツプフロツプ互の他方のデータ記憶
点７にそれぞれの一端が接続されている同じく選択用の
２個のＭＯＳトランジスタ８．９と、上記２個のＭＯＳ
）ランジスタ５，８のダート電極が共通に接続されて
いるワード線１０および上記ＭＯ８）ランジスタロ、９
のダート電極が共通に接続されているもう１本のワード
線Ｊ１で構成されている。そしてこのようなメモリセル
は、製造工程の最終段階である配線形成工程を経て、７
リツノフロツプ！の相互接続および１対もしくは２対の
データ線との接続が打力われる。すなわち、２対のデー
タ線との接続を行なう場合には、第２図に示すように、
２対のデータ線ＤＬｌ、Ｄ画、 ＤＬ２ ｒ ＤＬ２を
設け、これらのデータ線ＤＬ１．Ｄ石、 ＤＬ２． Ｄ
Ｌ２に前記ＭＯ８）ランジスタ５，８，６．９の他端を
それぞれ接続する。
このとき、２本のワードｆｉ！１０．１１には同一の駆
動信号もしくは異なる駆動信号が辱えられ、メモリセル
から２対のデータ線ＤＬ１．■ｅ ＤＬＲｒ画それぞれ
にデータの読み出しが行なわれる◎一方、上記メモリセ
ルを１対のデータ線と接続する場合には、第３図に示す
ように、１対のデータ線ＤＬ 、 ＤＬのみを設け、こ
の両データ線ＤＬ 、 Ｄｂにたとえば前記ＭＯ８）ラ
ンジスタ５゜８の他端をそれぞれ接続する。このときに
は一方のワード線１０のみに駆動信号が与えられ、他方
のワード線１１は使用されない。なお、第２図、第３図
において、メモリセルはＲＡＭセルであるので、メモリ
セルからのデータ読み出しのみではなくデータ書き込み
も行なうことができる。
動信号もしくは異なる駆動信号が辱えられ、メモリセル
から２対のデータ線ＤＬ１．■ｅ ＤＬＲｒ画それぞれ
にデータの読み出しが行なわれる◎一方、上記メモリセ
ルを１対のデータ線と接続する場合には、第３図に示す
ように、１対のデータ線ＤＬ 、 ＤＬのみを設け、こ
の両データ線ＤＬ 、 Ｄｂにたとえば前記ＭＯ８）ラ
ンジスタ５゜８の他端をそれぞれ接続する。このときに
は一方のワード線１０のみに駆動信号が与えられ、他方
のワード線１１は使用されない。なお、第２図、第３図
において、メモリセルはＲＡＭセルであるので、メモリ
セルからのデータ読み出しのみではなくデータ書き込み
も行なうことができる。
ところで、第１図のような構成のメモリセルを用いて第
２図のように記憶装置を構成した場合に、２対のデータ
線に同時にデータ読み出しを行なうときの７リツプフロ
ツプ互に対する負荷容量は第３図の場合のおよそ２倍と
なる。したがって、２対のデータ線に同時にデータ読み
出しを行なうときに、各データ線を十分に駆動して高速
読み出しを可能にするにはフリップフロッグ旦を構成す
るインバータ１．２の寸法を大きく設計する必要がある
。ところが、上記インバータ１，２０寸法を大きくする
場合に、第３図のように１対のデータ線を持つ記憶装置
を構成すると、第２図の場合よりも読み出し速度は上が
るが、セルサイズが大きくなって１チツプ内に収容でき
るメモリセルの数が減少してしまう。つまり、第２図と
第３図をくらべると、メモリセルのセルサイズは同じで
あり、第３図では無駄な面積が大きくなってしはい高集
積化が実現できなくなる。
２図のように記憶装置を構成した場合に、２対のデータ
線に同時にデータ読み出しを行なうときの７リツプフロ
ツプ互に対する負荷容量は第３図の場合のおよそ２倍と
なる。したがって、２対のデータ線に同時にデータ読み
出しを行なうときに、各データ線を十分に駆動して高速
読み出しを可能にするにはフリップフロッグ旦を構成す
るインバータ１．２の寸法を大きく設計する必要がある
。ところが、上記インバータ１，２０寸法を大きくする
場合に、第３図のように１対のデータ線を持つ記憶装置
を構成すると、第２図の場合よりも読み出し速度は上が
るが、セルサイズが大きくなって１チツプ内に収容でき
るメモリセルの数が減少してしまう。つまり、第２図と
第３図をくらべると、メモリセルのセルサイズは同じで
あり、第３図では無駄な面積が大きくなってしはい高集
積化が実現できなくなる。
この発明は上記のような事情を考慮してなされたもので
あり、その目的とするところは、メモリセルを１対もし
くは複数対のデータ線に結合する場合に、適度彦動作速
度を持ち、かつ無駄な面画が生じないで、もって高集積
化が実現できるマスタスライス型半導体記憶装置を提供
することにある。
あり、その目的とするところは、メモリセルを１対もし
くは複数対のデータ線に結合する場合に、適度彦動作速
度を持ち、かつ無駄な面画が生じないで、もって高集積
化が実現できるマスタスライス型半導体記憶装置を提供
することにある。
この発明によれば、データ線対と等しい数の基本メモリ
セルのデータ記憶点を相互に接続して単位メモリを構成
することによって、データ線対の数にかかわらず常に過
剰ではない一定のデータ読み出し速度を持ち、１対のデ
ータ線を設ける場合には基本メモリセルをそのまま単位
メモリとして用いるので無駄な面積が生じないで高４７
４積化が実現できるマスタスライス型半導体記憶装置が
提供されている。
セルのデータ記憶点を相互に接続して単位メモリを構成
することによって、データ線対の数にかかわらず常に過
剰ではない一定のデータ読み出し速度を持ち、１対のデ
ータ線を設ける場合には基本メモリセルをそのまま単位
メモリとして用いるので無駄な面積が生じないで高４７
４積化が実現できるマスタスライス型半導体記憶装置が
提供されている。
以下図面を参照してこの発明の一実施例を説明する＠第
４図はこの発明に係るマスクスライス型半導体記憶装置
の基本メモリセルの１ビット分を示す回路図である。々
お、この場合にも説明の便宜上、一部配線がすでに形成
された状態で示されている。この基本メモリセルは図示
するように、２個のインバータ２１．２２を逆並列接続
して構成されるデータ記憶用のフリツプフロツプＬ」と
、このフリップフロッグＬユの一方のデータ記憶点２４
に一端が接続されている選択用のＭＯＳ ）ランジスタ
２５と、上記フリツノフロップＬノの他方のデータ記憶
点２６に一端が接続されているもう１つの選択用のＭＯ
Ｓ ）ランジスタ２７および上記両Ｍｏｓトランジスタ
２５．２７のダート電極が共通に接続されているワード
線２８で構成されている。そしてこのような基本メモリ
セルが素子領域に多数配列して構成されている。なお、
フリツノフロラｆＬｌを構成する２つのインバータ２１
゜２２の寸法は、１対のデータ線を駆動するのに十分な
程度に設計される。
４図はこの発明に係るマスクスライス型半導体記憶装置
の基本メモリセルの１ビット分を示す回路図である。々
お、この場合にも説明の便宜上、一部配線がすでに形成
された状態で示されている。この基本メモリセルは図示
するように、２個のインバータ２１．２２を逆並列接続
して構成されるデータ記憶用のフリツプフロツプＬ」と
、このフリップフロッグＬユの一方のデータ記憶点２４
に一端が接続されている選択用のＭＯＳ ）ランジスタ
２５と、上記フリツノフロップＬノの他方のデータ記憶
点２６に一端が接続されているもう１つの選択用のＭＯ
Ｓ ）ランジスタ２７および上記両Ｍｏｓトランジスタ
２５．２７のダート電極が共通に接続されているワード
線２８で構成されている。そしてこのような基本メモリ
セルが素子領域に多数配列して構成されている。なお、
フリツノフロラｆＬｌを構成する２つのインバータ２１
゜２２の寸法は、１対のデータ線を駆動するのに十分な
程度に設計される。
第５図は前記インバータ２１．２２がそれぞれ０ＭＯ８
構成の場合であり、かつフリツプフロツプＬが相互接続
されていない状態での上記渠４図の基本メモリセルの素
子構造を示すパターン平面図である。第５図において、
３１はＮ型半導体領域内に形成されたＰ−ウェル領域で
あシ、このＰ−ウェル領域３１内には゛ＮチャネルＭＯ
８トランジスタＱＮ１〜ＱＮ８のソース、ドレイン領域
およびこれらを相互に接続する配線とし＋ てのＮ型領域３２等がたとえば拡散法で形成されている
。Ｎ型半導体領域内にはＰチャネルＭＯ８）ランジスタ
Ｑｐ１〜ＱＰ４のソース、ドレイン領域およびこれらを
相互に接続する配線とし十 てのＰ型領域３３が同じく拡散法で形成されている。ま
たとれらの領域上には、フィールド絶縁膜もしくはダー
ト絶縁膜を介して積層されたダート電極、ワード線およ
びその他の配線としての多結晶シリコン層３４が形成さ
れている。
構成の場合であり、かつフリツプフロツプＬが相互接続
されていない状態での上記渠４図の基本メモリセルの素
子構造を示すパターン平面図である。第５図において、
３１はＮ型半導体領域内に形成されたＰ−ウェル領域で
あシ、このＰ−ウェル領域３１内には゛ＮチャネルＭＯ
８トランジスタＱＮ１〜ＱＮ８のソース、ドレイン領域
およびこれらを相互に接続する配線とし＋ てのＮ型領域３２等がたとえば拡散法で形成されている
。Ｎ型半導体領域内にはＰチャネルＭＯ８）ランジスタ
Ｑｐ１〜ＱＰ４のソース、ドレイン領域およびこれらを
相互に接続する配線とし十 てのＰ型領域３３が同じく拡散法で形成されている。ま
たとれらの領域上には、フィールド絶縁膜もしくはダー
ト絶縁膜を介して積層されたダート電極、ワード線およ
びその他の配線としての多結晶シリコン層３４が形成さ
れている。
第６図は第５図のようなパターンを持つ素子の等価回路
図である。この第６図から明らかなように、第５図では
前記第４図の基本メモリセルが２ビット分構成されてお
り、第４図と対応するインバータ、ワード線のうち一方
ビット側ではその符号の末尾に英文字のＡを付し、他方
ビット側ではＢを付している。
図である。この第６図から明らかなように、第５図では
前記第４図の基本メモリセルが２ビット分構成されてお
り、第４図と対応するインバータ、ワード線のうち一方
ビット側ではその符号の末尾に英文字のＡを付し、他方
ビット側ではＢを付している。
第６図の等価回路図で示される基本メモリセルを１対の
データ線と接続して記憶装置を構成する場合には、この
後の配線形成工程を経て第７図の等価回路図のように回
路結線がなされる。
データ線と接続して記憶装置を構成する場合には、この
後の配線形成工程を経て第７図の等価回路図のように回
路結線がなされる。
すなわち、まず第１層目の金属配線によってＮチャネル
ＭＯＳ ）ランジスタＱＮ１〜ＱＮ４それぞれのソース
が低電位Ｖ８８印加点に接続され、同じく第１層目の金
属配線によってＰチャネルＭＯＳトランジスタＱｐ１の
ドレイン、ＮチャネルＭＯＳトランソスタＱＮ１のドレ
イン、ＰチャネルＭＯＳトランジスタＱＰ２およびＮチ
ャネルＭＯＳ ）ランソスタＱＮ２の共通ダートｉＬ極
が相互結線され、ＰチャネルＭＯ８）ランジスタＱＰ２
のドレイン、ＮチャネルＭＯＳ ）ランジスタＱＮ２の
ドレイン、ＰチャネルＭＯ３）ランソスタＱｐ１および
ＮチャネルＭＯＳトランジスタＱＮＩの共通ダート電極
が相互結線される。
ＭＯＳ ）ランジスタＱＮ１〜ＱＮ４それぞれのソース
が低電位Ｖ８８印加点に接続され、同じく第１層目の金
属配線によってＰチャネルＭＯＳトランジスタＱｐ１の
ドレイン、ＮチャネルＭＯＳトランソスタＱＮ１のドレ
イン、ＰチャネルＭＯＳトランジスタＱＰ２およびＮチ
ャネルＭＯＳ ）ランソスタＱＮ２の共通ダートｉＬ極
が相互結線され、ＰチャネルＭＯ８）ランジスタＱＰ２
のドレイン、ＮチャネルＭＯＳ ）ランジスタＱＮ２の
ドレイン、ＰチャネルＭＯ３）ランソスタＱｐ１および
ＮチャネルＭＯＳトランジスタＱＮＩの共通ダート電極
が相互結線される。
さらに第１層目の金Ｊｌ、’４配線によってＰチャネル
ＭＯ８）ランジスタＱｐ３のドレイン、ＮチャネルＭＯ
Ｓ ）ランジスタＱＮ５のドレイン、ＰチャネルＭＯ８
トランジスタＱＰ４およびＮチャネルＭＯＳトランジス
タＱＮ４の共通グー） ｆＪｆ極が相互結線され、Ｐチ
セネルＭＯ８）ランソスタＱＰ４のドレイン、Ｎチャネ
ルＭＯＳ ）ランジスタＱＮ４のドレイン、Ｐチャネル
ＭＯ８）ランジスタＱｐｓおよびＮチャネルＭＯＳ ）
ランジスタＱＮ３の共通ダート電極が相互結線される。
ＭＯ８）ランジスタＱｐ３のドレイン、ＮチャネルＭＯ
Ｓ ）ランジスタＱＮ５のドレイン、ＰチャネルＭＯ８
トランジスタＱＰ４およびＮチャネルＭＯＳトランジス
タＱＮ４の共通グー） ｆＪｆ極が相互結線され、Ｐチ
セネルＭＯ８）ランソスタＱＰ４のドレイン、Ｎチャネ
ルＭＯＳ ）ランジスタＱＮ４のドレイン、Ｐチャネル
ＭＯ８）ランジスタＱｐｓおよびＮチャネルＭＯＳ ）
ランジスタＱＮ３の共通ダート電極が相互結線される。
次に、第２層目の金属配線によって、前記一方の選択用
Ｈｏ５）ランジスタ２５であるＮチャネルＭＯＳ ）ラ
ンソスタＱＮ５ ｓ ＱＮ７それぞれの解放端が接続さ
れるデータ線ＤＬが、前記ｆ１ハ方の選択用ＭＯ３トラ
ンジスタ２７であるＮチャネルＭＯＳ ）ランジスタＱ
Ｎ６ｖＱＮ８それぞれの解放端が接続されるデータ線面
が配線される。
Ｈｏ５）ランジスタ２５であるＮチャネルＭＯＳ ）ラ
ンソスタＱＮ５ ｓ ＱＮ７それぞれの解放端が接続さ
れるデータ線ＤＬが、前記ｆ１ハ方の選択用ＭＯ３トラ
ンジスタ２７であるＮチャネルＭＯＳ ）ランジスタＱ
Ｎ６ｖＱＮ８それぞれの解放端が接続されるデータ線面
が配線される。
第８図は第７図のよう々回路結線がなされた素子のパタ
ーン平面図で必る。第８図中、３５は第１磨目の金属配
線であり、３６は第２層月の金属配線であり、さらに３
２は前記Ｎ１型領域３２、Ｐ型領域３３と第１層目の金
属配線３５の間又はこの第１．第２１グ目の金ｈ’Ａ配
線３５゜３６との間等を接続するコンタクトホールであ
る。
ーン平面図で必る。第８図中、３５は第１磨目の金属配
線であり、３６は第２層月の金属配線であり、さらに３
２は前記Ｎ１型領域３２、Ｐ型領域３３と第１層目の金
属配線３５の間又はこの第１．第２１グ目の金ｈ’Ａ配
線３５゜３６との間等を接続するコンタクトホールであ
る。
このように基本メモリセルを１対のデータ線ＤＬ 、頂
Ｌ゛と接続して記憶装置を構成する場合には、１つの５
基本メモリセルが単位メモリセルとなるために各基本メ
モリセルの面積に無駄が生じることがなく、すべての基
本メモリセルを各１ビツトのメモリセルとすることがで
きる。また、各基本メモリセル内のフリッゾフロッグロ
を構成する２つのインバータ２１．２２の寸法は１対の
データ線を駆動するのに十分な程度に設計されているの
で、１対のデータ線を駆動するのにみあった最適な速度
で各基本メモリセルからデータを読み出すことができる
。
Ｌ゛と接続して記憶装置を構成する場合には、１つの５
基本メモリセルが単位メモリセルとなるために各基本メ
モリセルの面積に無駄が生じることがなく、すべての基
本メモリセルを各１ビツトのメモリセルとすることがで
きる。また、各基本メモリセル内のフリッゾフロッグロ
を構成する２つのインバータ２１．２２の寸法は１対の
データ線を駆動するのに十分な程度に設計されているの
で、１対のデータ線を駆動するのにみあった最適な速度
で各基本メモリセルからデータを読み出すことができる
。
次に、第６図の等価回路で示される基本メモリセルを２
対のデータ線に接続して記憶装置を構成する場合には、
この後の耐融形成工程を経て第９図のように回路結線が
なされる。すなわち、第１層目の金属配線によってまず
第７図の場合と同様の回路結線かがされるとともに、さ
らに一方のフリツプフロツプ２３Ａの前記一方のデータ
記憶点２４であるＰチャネルＭＯ８）ランジスタＱｐ１
およびＮチャネルＭＯＳ ）ランジスタＱＬ１のドレイ
ン接続点が、他方の７リツゾフロツｆ２３Ｂの前記一方
のデータ記憶点２４であるＰチャネルＭＯ８）ランジス
タＱｐ３およびＮチャネルＭＯＳ ）ランジスタＱＮ５
のドレイン接続点と相互に接続される。またさらにフリ
ップフロラｆ２３に、２３Ｂの前記他方のデータ記憶点
２６どうしが相互に接続される。次に、第２層目の金属
配線によって、一方の基本メモリセル内の前記選択用Ｍ
ＯＳトランジスタ２５．２７であるＮチャネルλｌ０８
）ランジスタＱＮ５．ＱＮ６それぞれの解放端が接続さ
れる一方の対のデータａＪ ＤＬＩ Ｐ ＤＬｌが、他
方の基本メモリセル内の前記選択用ＭＯ８ｌ−ランジス
タ２５．２７であるＮチャネルＭＯＳトランジスタＱＮ
７ ｖ Ｑｓｓそれぞれの解放端が接続される他方の対
のデータ線ＤＬ、、ＤＬ２がそれぞれ配線される。なお
、第１０図に第９図のような回路結線がなされた素子の
ノ９ターン平面図を示す。またこの第１０図中において
３５は第１層目の金属配線を、３６は第２層目の金属配
線を、３７はコンタクトホールをそれぞれ示す。
対のデータ線に接続して記憶装置を構成する場合には、
この後の耐融形成工程を経て第９図のように回路結線が
なされる。すなわち、第１層目の金属配線によってまず
第７図の場合と同様の回路結線かがされるとともに、さ
らに一方のフリツプフロツプ２３Ａの前記一方のデータ
記憶点２４であるＰチャネルＭＯ８）ランジスタＱｐ１
およびＮチャネルＭＯＳ ）ランジスタＱＬ１のドレイ
ン接続点が、他方の７リツゾフロツｆ２３Ｂの前記一方
のデータ記憶点２４であるＰチャネルＭＯ８）ランジス
タＱｐ３およびＮチャネルＭＯＳ ）ランジスタＱＮ５
のドレイン接続点と相互に接続される。またさらにフリ
ップフロラｆ２３に、２３Ｂの前記他方のデータ記憶点
２６どうしが相互に接続される。次に、第２層目の金属
配線によって、一方の基本メモリセル内の前記選択用Ｍ
ＯＳトランジスタ２５．２７であるＮチャネルλｌ０８
）ランジスタＱＮ５．ＱＮ６それぞれの解放端が接続さ
れる一方の対のデータａＪ ＤＬＩ Ｐ ＤＬｌが、他
方の基本メモリセル内の前記選択用ＭＯ８ｌ−ランジス
タ２５．２７であるＮチャネルＭＯＳトランジスタＱＮ
７ ｖ Ｑｓｓそれぞれの解放端が接続される他方の対
のデータ線ＤＬ、、ＤＬ２がそれぞれ配線される。なお
、第１０図に第９図のような回路結線がなされた素子の
ノ９ターン平面図を示す。またこの第１０図中において
３５は第１層目の金属配線を、３６は第２層目の金属配
線を、３７はコンタクトホールをそれぞれ示す。
このように２つの基本メモリセルを２対のデータ線ＤＬ
Ｉ ＊ ＤＬＩ Ｆ ＤＬ２ ｐ ＤＬ２と接続して記
憶装置を構成する場合には、２つの基本メモリセルのデ
ータ記憶点どうしを相互接続して単位メモリセルを構成
している。この場合に２つの基本メモリセルが１つのメ
モリセルとして作用し、各フリップフロップ２３Ａ、、
２ユ」を構成するそれぞれ２つのインバータ２１．２２
の寸法はそれぞれ１対のデータ線を駆動するのに十分な
程度に設計されているので、この単位メモリセルから２
対のデー２１％１ＤＬ１．函ゴ、 ＤＬ２ ｖ Ｄ葺に
同時にデータ読み出しを行なう％ｊ合の貌み出し速度は
、前記第７図の場合と同等の最適なものとすることがで
きる。
Ｉ ＊ ＤＬＩ Ｆ ＤＬ２ ｐ ＤＬ２と接続して記
憶装置を構成する場合には、２つの基本メモリセルのデ
ータ記憶点どうしを相互接続して単位メモリセルを構成
している。この場合に２つの基本メモリセルが１つのメ
モリセルとして作用し、各フリップフロップ２３Ａ、、
２ユ」を構成するそれぞれ２つのインバータ２１．２２
の寸法はそれぞれ１対のデータ線を駆動するのに十分な
程度に設計されているので、この単位メモリセルから２
対のデー２１％１ＤＬ１．函ゴ、 ＤＬ２ ｖ Ｄ葺に
同時にデータ読み出しを行なう％ｊ合の貌み出し速度は
、前記第７図の場合と同等の最適なものとすることがで
きる。
このようにこの実施例によれば、１対もしくは２対のデ
ータ線を設ける場合、１対のときには無駄な面積を生じ
ることなしに高集積化が実現でき、しかも１対および２
対のいずれの場合にもデータ読み出し速度ケ最適なもの
にすることができる。
ータ線を設ける場合、１対のときには無駄な面積を生じ
ることなしに高集積化が実現でき、しかも１対および２
対のいずれの場合にもデータ読み出し速度ケ最適なもの
にすることができる。
第１１図はこの発明の応用例の構成を示す回路図であり
、前記第９図のように２対のデータ線が設けられた記憶
装置ケ全体を示す。すなわち２つの基本メモリセル４０
．５０のデータ記憶点２４と２４および２６と２６を相
互に接続して構成される単位メモリセル６０のうちの、
一方のワード線２８は２つのＸ方向デコーダ７１．７２
の一方のＸ方向デコーダ７１の１本の出力線７３に接続
し、他方のワード線２８は他方のＸ方向デコーダ７２の
１本の出力線７４に接続する。また１対のデータ線ＤＬ
１ｔ ＤＬｌは選択用のＭＯＳ ）ランソスタ８１．８
２を介して１組の人出力線Ｉ１０□Ｆ ｌ１０１に接続
し、残りの１対のデータ線ＤＬ２．ＤＬ２は選択用のＭ
ＯＳトランジスタ８３．８４を介してもう１組の入出力
線ｌ１０２ ＃ ｘ、’ｂ、に接続する。さらに上記Ｍ
Ｏ８）ランジスタ８１．８２のダート電極を２つのＹ方
向デコーダ９１．９２の、一方のＹ方向デコーダ９１の
１本の出力線９３に接続し、上記ＭＯ８）ランジスタ８
３．８４のダート電極を他方のＹ方向デコーダ９２０１
本の出力線９４に接続する。
、前記第９図のように２対のデータ線が設けられた記憶
装置ケ全体を示す。すなわち２つの基本メモリセル４０
．５０のデータ記憶点２４と２４および２６と２６を相
互に接続して構成される単位メモリセル６０のうちの、
一方のワード線２８は２つのＸ方向デコーダ７１．７２
の一方のＸ方向デコーダ７１の１本の出力線７３に接続
し、他方のワード線２８は他方のＸ方向デコーダ７２の
１本の出力線７４に接続する。また１対のデータ線ＤＬ
１ｔ ＤＬｌは選択用のＭＯＳ ）ランソスタ８１．８
２を介して１組の人出力線Ｉ１０□Ｆ ｌ１０１に接続
し、残りの１対のデータ線ＤＬ２．ＤＬ２は選択用のＭ
ＯＳトランジスタ８３．８４を介してもう１組の入出力
線ｌ１０２ ＃ ｘ、’ｂ、に接続する。さらに上記Ｍ
Ｏ８）ランジスタ８１．８２のダート電極を２つのＹ方
向デコーダ９１．９２の、一方のＹ方向デコーダ９１の
１本の出力線９３に接続し、上記ＭＯ８）ランジスタ８
３．８４のダート電極を他方のＹ方向デコーダ９２０１
本の出力線９４に接続する。
このように構成された記憶装置では、そ、ｌＬそれ２つ
のＸ方向デコーダ７１．７２およびＹ方向デコーダ９１
．９２金設けることによって、１ビツトのデータを２組
の入力出力線工ん！。
のＸ方向デコーダ７１．７２およびＹ方向デコーダ９１
．９２金設けることによって、１ビツトのデータを２組
の入力出力線工ん！。
ｌ１０ｆ ＋ ｌ１０２ ＊ 四に同時に読み出すこと
ができる。１だ２対のデータ線ＤＬ１．ＤＩ青−ｙＤＬ
２＋Ｍ７から同時に侠埋ｔ１データ書き込みを行なうこ
ともできるので、高速書き込みが実現できる。
ができる。１だ２対のデータ線ＤＬ１．ＤＩ青−ｙＤＬ
２＋Ｍ７から同時に侠埋ｔ１データ書き込みを行なうこ
ともできるので、高速書き込みが実現できる。
なお、この発明は上記実施例に限定されるものではなく
れ１々の変形が可能である。たとえば上記実施例ではデ
ータ線を１対もしくは２対設ける場合について説明した
が、これは３対以上設けるようにしてもよい。そして３
対以上設ける場合には、前記第４図に示すような基本メ
モリセルをそのデータ線対に対応した数だけ設け、それ
ぞれのデータ記憶点を相互に接続することによって、常
に最適なデータ読み出し速度を得ることができる。
れ１々の変形が可能である。たとえば上記実施例ではデ
ータ線を１対もしくは２対設ける場合について説明した
が、これは３対以上設けるようにしてもよい。そして３
対以上設ける場合には、前記第４図に示すような基本メ
モリセルをそのデータ線対に対応した数だけ設け、それ
ぞれのデータ記憶点を相互に接続することによって、常
に最適なデータ読み出し速度を得ることができる。
以上説明したようにこの発明によれば、メモリセルを１
対もしくは７．す数対のデータ線に結合する場合に、適
肛な動作速度金持ち、かつ無駄々面積が生じないでもっ
て高呆租化が実現でさるマスタスライス型半心体集積回
路を提供することができる。
対もしくは７．す数対のデータ線に結合する場合に、適
肛な動作速度金持ち、かつ無駄々面積が生じないでもっ
て高呆租化が実現でさるマスタスライス型半心体集積回
路を提供することができる。
第１図は従来のマスタスブイス型半導体記憶装置の１ビ
ツト分のメモリセルの回路図、第２図および第３図はそ
れぞれ第１図のメモリセルをデータ線と接続する場合の
回路図、第４図はこの発明に係るマスタスライス型半導
体記憶装置ｏｓ本メモリセルの１ビツト分を示す回路図
、第５図は第４図のセルのパターン平面図、第６図は第
５図の等価回路図、第７図は第６図の基本メモリセルを
用いて構成される記憶装置の回路図、第８図は第７図回
路のパターン平面図、第９図は第６図の基本メモリセル
を用いて構成される他の記憶装置の回路図、第１０図は
第９図回路のパターン平面図、第１１図はこの発明の応
用例の構成金示す回路図である。 ２１．２２・・・インバータ、２３・・・フリップフロ
ツノ、２４．２６・・・データ記憶点、２５゜２７・・
・選択用のＭＯＳ ）ランノスタ、２８・・・ワー１’
ｉ、ＤＬ Ｉ ＤＬ 、 ＤＬＩ ｐ ＤＬｌ
ｓ ＤＬ２ ｗ ＤＬｚ” ｆ−タ線、ＱＮ１〜Ｑ
Ｎ８・・・ＮチャネルＭＯ８）ランジスタ、ＱＰ１〜Ｑ
ｐ４・・・ＰチャネルＭｏｓトランジスタ。 出願人代理人 弁理士 鈴 江 武 彦第７図 第 ８ 図 Ｊ６ ３６ 第９図 第１ｏ図 第１１図 四 ９１ ’：ｊｌ
ツト分のメモリセルの回路図、第２図および第３図はそ
れぞれ第１図のメモリセルをデータ線と接続する場合の
回路図、第４図はこの発明に係るマスタスライス型半導
体記憶装置ｏｓ本メモリセルの１ビツト分を示す回路図
、第５図は第４図のセルのパターン平面図、第６図は第
５図の等価回路図、第７図は第６図の基本メモリセルを
用いて構成される記憶装置の回路図、第８図は第７図回
路のパターン平面図、第９図は第６図の基本メモリセル
を用いて構成される他の記憶装置の回路図、第１０図は
第９図回路のパターン平面図、第１１図はこの発明の応
用例の構成金示す回路図である。 ２１．２２・・・インバータ、２３・・・フリップフロ
ツノ、２４．２６・・・データ記憶点、２５゜２７・・
・選択用のＭＯＳ ）ランノスタ、２８・・・ワー１’
ｉ、ＤＬ Ｉ ＤＬ 、 ＤＬＩ ｐ ＤＬｌ
ｓ ＤＬ２ ｗ ＤＬｚ” ｆ−タ線、ＱＮ１〜Ｑ
Ｎ８・・・ＮチャネルＭＯ８）ランジスタ、ＱＰ１〜Ｑ
ｐ４・・・ＰチャネルＭｏｓトランジスタ。 出願人代理人 弁理士 鈴 江 武 彦第７図 第 ８ 図 Ｊ６ ３６ 第９図 第１ｏ図 第１１図 四 ９１ ’：ｊｌ
Claims (1)
- 一部配線を残して構成される基本メモリセルおよびこの
基本メモリセルとの間でデータ転送を行なう２本を対と
する任意対のデータ線が設けられ、上記データ線対に応
じた数の基本メモリセルのデータ記憶点を相互に接続し
て単位メモリセルを構成するようにしたことを特徴とす
るマスタスライス型半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58096825A JPS59220951A (ja) | 1983-05-31 | 1983-05-31 | マスタスライス型半導体記憶装置の接続方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58096825A JPS59220951A (ja) | 1983-05-31 | 1983-05-31 | マスタスライス型半導体記憶装置の接続方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59220951A true JPS59220951A (ja) | 1984-12-12 |
| JPH0444429B2 JPH0444429B2 (ja) | 1992-07-21 |
Family
ID=14175334
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58096825A Granted JPS59220951A (ja) | 1983-05-31 | 1983-05-31 | マスタスライス型半導体記憶装置の接続方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59220951A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2607910B1 (en) * | 2011-12-23 | 2016-03-23 | Samsung SDI Co., Ltd. | A device and method for estimating life of a secondary battery |
-
1983
- 1983-05-31 JP JP58096825A patent/JPS59220951A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0444429B2 (ja) | 1992-07-21 |
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