JPS59217289A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明はニブル・モードの可能な半導体記憶装置に関
するものである。

〔従来技術〕

第１図は従来の半導体記憶装置を示す概略ブロック図で
あシ、特に書き込み回路を示す。同図において、（１）
はチップ外の外部′Ｆ／Ｗ（Ｅ　ｘ　ｔＲ４ｔ）信号に
よシ、書込み命令がなされたときに動作して、書き込み
に）信号を発生するＲＷＩＴＥバッファ回路、（２）は
この書き込み■信号の入力によりトリガされて動作し、
外部データ入力信号（Ｅ　ｘ　ｔ・Ｄよ、）の１Ｌ“あ
るいはＳＨｆによってチップ内でデータ入力（ＤＩＮ）
信号あるいはその反転（ＤＩ　ｓ　）信号あるいはその
反転（Ｄｘｓ）信号を発生スるＤＩＮバッファ回路、（
３）〜（６）はデータセレクト回路であり、通常、ノー
マル・ＩＪ−）’Ｉるいはライト時にはこの４個のデー
タ・セレクト回路（３）−（６）ノ１　ツか゛選択され
る。（７）　〜Ｃ１（６はＭｏｓトｙｙジスタ（以下Ｍ
Ｏ８Ｔと言う）対であり、前記データ・セレクト回路（
３）〜（６）のうち、選択されているデータ・セレクト
回路に接続されたＭＯ８Ｔ対７５；導通され、選択され
ないデータセレクト回路に接続されたＭＯ８Ｔ対は非導
通となる。（１１）−（１４）はプリアンプ、０り〜Ｑ
檜は入出力線対、（１１〜＠はメモリセ＃（ＭＣ）、（
２７）−ｔＨはセｙ、ｃｙンｊ（ＳＡ）、ｃ３１）〜（
財）はコラム番デコーダ（ＣＤ）、（へ）〜（４２）は
ＭＯ８Ｔである。

なお、前記プリアンプαυ〜住→は通常、メモリセル員
〜（ホ）から読み出されたデータをセンス・アンプ（財
）〜翰で増幅し、さらにこれを増幅するものである。ま
た、入出力線対ａ９〜（ｌＩは破線で囲った回路、すな
わち、メモリセルＨ〜（イ）、センス・アンフ翰〜翰、
コラムーデコーハＤ〜（２）が複数個接続されているた
め、その配線長は一般に長くなり、通常大きな寄生容量
をもっている。

次に、上記構成による半導体記憶装置の書き込み回路の
ニブル・モード時の書き込み動作について説明する。ま
ず、第１のサイクルで、書き込み命令により、ＷＲＩＴ
Ｅ／（ツファ回路（１）によシ書き込み■信号が発生さ
れる。この書き込みに）信号がＤＩＮバッファ回路（２
）に入力すると、このＤ！メバツファ回路（２）はトリ
ガされ、外部データ入力信号（Ｅｘｔ−Ｄ＋ｓ）がチッ
プ内にとり込まれ、データ入力（Ｄｓｓ）信号あるいは
その反転（ＤＩＮ）信号が発生される。今、データセレ
クト回路（３）〜（６）のうち、例えばデータセレクト
回路（３）が選択されていると、ＭＯ８Ｔ対（７）が導
通し、ＭＯ８Ｔ対（８）〜ＯＩが非導通になっている。

したがって、データ入力（Ｄ！ｓ）信号あるいはその反
転（σｉｓ）信号が入出力線対←Ｑのみに伝達される。

したがって、コラム・デコーク゛ＯＩ）で選択された１
つのメモリセル（ＭＣ）に書き込まれ、書き込み動作が
終了する。次に、第２のサイクルがニブル・モードの書
き込みサイクルであるとする。この場合、データ・セレ
クト回路（３）〜（６）がシフトレジスタとして動作す
ることにより、Ｍｏｌ対（７）は非導通となり、ＭＯ８
Ｔ対（８）が導通する。このため、ＤＩＮバッファ回路
（２）で発生されたデータ入力（Ｄｘ　ｓ　）信号およ
びその反転（ｏｒお）信号は入力線対（１６１に伝達さ
れ、書き込みが行なわれる。

しかしながら、従来の半導体記憶装置では通常ニブル・
サイクルがノーマル時に比べて、その書き込み時間が短
いことが要求される。このため、ＭＯ８Ｔ対の大きさを
大きくしたり、あるいはＤｔｓバックァ回路の電流ドラ
イブ能力を上げなければならず、パターン・レイアウト
上の面積を大きくしたり、これらの回路における消費電
力を大きくすることが必要となるが、これが不充分であ
ると、メモリセルの％　ＨＩ書き込み電圧が低下する欠
点があった。

〔発明の概要〕

したがって、この発明の目的は書き込みに）信号から遅
延した遅延信号でトリガされるリチャージ回路を設け、
入出力線への％　ＨＩ　書き込み電圧が不充分であって
も、自らその電圧を電源電圧にまで昇圧するようにし、
周辺の書き込み回路のサイズを小さくでき、しかも消費
電力の小さい半導体記憶装置を提供するものである。

このような目的を達成するため、この発明は書き込み信
号から遅延した遅延信号により、その動作を開始するり
チャージ回路が入出力線に接続されるようにしたもので
あシ、以下実施例を用いて詳細に説明する。

〔発明の実施例〕 第２図はこの発明に係る半導体記憶装置の一実施例を示
す概略ブロック図である。同図において、（４３）は第
３図（、）に示す書き込み■信号の入力によって動作し
、この書き込み■信号からある遅延をもった第３図（ｄ
）に示す遅延（ＷＤ）信号を発生するＷＤバッファ回路
、（４４）〜（４７）はこの遅延ＱＷＤ）信号の入力に
よって動作を開始し、第３図（ｂ）に示すデータ入力（
ＤｔＮ）信号あるいはその反転（１）ｃｓ）信号のうち
、１Ｈ〃レベルに対応した入出力線対の電位を、第３図
（ｃ）の実線に示す電源電圧にまで昇圧し、その詳細な
回路を第４図に示すリチャージ回路である。

なお、第４図に示すリチャージ回路（４４）〜（４７）
において、（４Ｂ）および（４９）は入出力線、（５０
）〜（５３）はＭＣ８Ｔ　、　（５４）および（５５）
はプートストラップ容量であ＃）ＭＣ８Ｔ容量によって
形成される。また、第３図（ｃ）における破線は第１図
における入出力線対の電位変化を示し、ニブル・モード
におけるサイクル時間が短いため、寄生容量値の大きい
入出力線対のゝＨ〃レベルの方を充分な電位まで充電す
ることができることを示している。

次に、上記構成による半導体記憶装置の動作について説
明する。まず、第１サイクルで、書き込ミ命令により、
ＷＲＩ’ｒＥバッファ回路（１）によシ、書き込み■信
号が発生される。この書き込みに）信号がＤＩＮバック
ァ回路（２）に入力すると、このＤＩメバツファ回路（
２）はトリガされ、外部データ入力（Ｅｘｔ−Ｄｔｓ）
信号がチップ内にとシ込まれ、第３図（ｂ）に示すデー
タ入力（ＤＩＮ）信号あるいはその反転（Ｄ！ｓ）信号
が発生される。今、データ・セレクト回路（３）〜（６
）のうち、例えばデーターセレクト回路（３）が選択さ
れていると、ＭＣ８Ｔ対（７）が導通し、ＭＣ８Ｔ対（
８）〜（１１が非導通になっている。したがって、デー
タ入力（Ｄｔｓ）信号あるいはその反転（１八）信号が
入出力線対（１９のみに伝達される。したがって、コラ
ム・デコーダ（３１）で選択された１つのメモリセル（
ＭＣ）に書き込まれ、書き込み動作が終了する。この場
合、ＷＯバッファ回路（４３）は第３図（、）に示すよ
うに、書き込みに）信号の入力によって動作して、第３
図（ｄ）に示すように、この書き込みに）信号よりある
遅延された遅延（ＷＤ）信号を出力する。したがって、
この遅延（ＷＯ）信号はりチャージ回路（４４）〜（４
りに入力する。今、第４図に示スリチャージ回路におい
て、入出力線（４Ｂ）に１Ｈ″レベルが書き込まれ、入
出力線（４９）に％　（、ＩＦレベルが書き込まれたと
する。このため、　ＭＣ８Ｔ（５１）が導通状態となり
、ノードＮ１は入出力線（４日）の電位と同電位、すな
わち電源電圧よシ低い１Ｈルベルの電位になっている。

この状態で、第３図（ｄ）に示す遅延（ＷＤ　）信号が
リチャージ回路に印加されると、ノードＮ、の電位はＭ
Ｃ８容量（５りの容量結合により、電源電圧以上に昇圧
される。したがって、入出力線（４８）はＭＣ８Ｔ　（
５０）を通して、第３図（ｃ）の実線に示すように、電
源電圧まで充電される。

一方、入出力線（４９）は比較的平（ＯＶになる。した
がって、ＭＣ８Ｔ　（５２）を通じて、ノードＮ２もＯ
Ｖとなる。この状態で遅延（ＷＤ）信号が印加されても
、ノードＮ２の電位はＯＶのままとなυ、ＭＣ８Ｔ（５
３）は非導通のままとなり、入出力線（４９）は充電さ
れ々い。

なお、上述の実施例ではニブル・モード時についての回
路動作について説明したが、これに限定するものではな
（、％Ｈ＃レベルの書き込み電圧を高速に電源電圧まで
昇圧するのが困難である場合には通常の書き込み動作時
においても、同様にできることはもちろんである。

〔発明の効果〕

以上詳細に説明したように、この発明に係る半導体記憶
装置によれば、メモリセルとチップ周辺の書き込み回路
および読み出し回路とに接続され、信号の授受を行なう
入出力線に、書き込み（３）信号から、ある遅延をもっ
た遅延（ＷＤ）信号によりトリガされるリチャージ回路
を設けたことにより、周辺の書き込み回路のサイズを小
さくでき、かつ消費電力を少なくすることができる効果
がある。

【図面の簡単な説明】

第１図は従来の半導体記憶装置を示す概略ブロック図、
第２図はこの発明に係る半導体記憶装置の一実施例を示
すブロック図、第３図（、）〜第３図（ｄ）は第２図の
各部の線形を示す図、第４図は第２図のりチャージ回路
を示す詳細な回路図である。 （１）・−・・ＷＲＩＴＥバッファ回路、（２）・・・
・Ｄ、、バッファ回路、（３）〜（６）・・・・データ
・セレクト回路、（７）〜６Φ・・・・ＭＣ８）ランジ
スタ対、←υ〜αａ・・・・プリアンプ、Ｑ５）〜０υ
・・・・入出力線対、■〜（ハ）・・・・メモリセル、
勾〜（７）・・・、センスアンプ、０υ＋＋（ロ）０．
０．コラム、デコーダ、（至）〜（４２）・拳・・ＭＯ
Ｓトランジスタ、（４３）拳・―・ＷＤバッファ回路、
（４４）〜（４７）・・・・リチヤージ回路、（４８）
および（４９）・・・・入出力線、（５０）〜（５３）
・・・・ＭＯＳトランジスタ、（５４）および（５５）
　−１１−・ＭＯ８Ｔ容量。 なお、図中、同一符号は同一または相当部分を示す。 代理人　　大　岩　増　雄 手続補正書（自発） 特許庁長官殿 ３、補正をする者 事件との関係　特許出願人 代表者片由仁へ部 ４、代理人 （１）明細書の特許請求の範囲の欄 ・１！３１’ＩＯ’カ ６、補正の内容 （１）明細書の特許請求の範囲を別紙の通り補正する。 （２１回舎弟２頁第１５〜１６行のｒ　ＲＷＩＴＥ）（
ツファ回路」をｒＷＲＩＴＥ）（ツファ回路−１と補正
する。 （３）同劉同頁第２０行の「あるいはその反転（−Ｄｘ
ｎ）信号」を削除する。 以上 別　　　　　　　　　　紙 ｒ　（１１半導体基板の中央部に構成された複数のメモ
リセルと、前記半導体基板の周辺部に構成された書込み
回路および読み出し回路と、前記メモリセルと前記書込
み回路および読出し回路とを接続し、書込み信号および
読出し信号の伝達を行なう入出力線とを備えた半導体記
憶装置において、前記入出力線に、書込み信号から遅延
した遅延信号により、その動作を開始するりチャージ回
路が接続されたことを特徴とする半導体記憶装置。 （２）前記リチャージ回路は前記遅延信号が第１の電極
に入力される第１のＭＯ３容量と、そのドレイン電極が
電源端子に接続され、ソース電極が前記入出力線に接続
され、ゲート電極が前記ＭＯ８容量の第２の電極に接続
された第１のＭＯＳ　）ランジスタと、ドレイ／電極が
前記ＭＯ８容量の第２の電極および前記第１のＭＯＳ　
）ランジスタのゲート電極に接続され、ソース電極が前
記入出力線に接続され、ゲート電極が電源端子に接続さ
れた第２のＭＯＳ）ランジスタとから構成されたことを
特徴とする特許Ｗｔ求の範囲第１項記載の半導体記憶装
置。」 以上

Claims (2)

【特許請求の範囲】
1. （１）半導体基板の中央部に構成された複数のメモリセ
   ルと、前記半導体基板の周辺部に構成された書込み回路
   および読み出し回路と、前記メモリセルと前記書込み回
   路および読出し回路とが接続され、書込み信号および読
   出し信号の伝達を行なう入出力線とを備えた半導体記憶
   装置において、前記入出力線に、書込み信号から遅延し
   た遅延信号により、その動作を開始するりチャージ回路
   が接続されたことを特徴とする半導体記憶装置。
2. （２）前記リチャージ回路は前記遅延信号が第１の電極
   に入力される第１のＭＯ８容量と、そのドレイン電極が
   電源端子に接続され、ソース電極が前記入出力線に接続
   され、ゲート電極が前記ＭＯ８容量の第２の電極に接続
   された第１のＭＯＳ）ランジスタと、ドレイン電極が前
   記ＭＯ８容量の第２の電極および前記第１のＭＯＳ）ラ
   ンジスタのゲート電極に接続され、ソース電極が前記入
   出力線に接続され、ゲート電極が電源端子に接続された
   第２のＭＯＳ　）ランジスタとから構成されたことを特
   徴とする特許請求の範囲第１項記載の半導体記憶装置。