JPS59212055A - 回線アダプタ - Google Patents
回線アダプタInfo
- Publication number
- JPS59212055A JPS59212055A JP58087318A JP8731883A JPS59212055A JP S59212055 A JPS59212055 A JP S59212055A JP 58087318 A JP58087318 A JP 58087318A JP 8731883 A JP8731883 A JP 8731883A JP S59212055 A JPS59212055 A JP S59212055A
- Authority
- JP
- Japan
- Prior art keywords
- data
- test
- transmission
- control device
- communication control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L43/00—Arrangements for monitoring or testing data switching networks
- H04L43/50—Testing arrangements
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Computer And Data Communications (AREA)
- Maintenance And Management Of Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は試験回路を内蔵した回線アダプタに関するもの
である。
である。
一般に、回線アダプタは、情報処理装置などと接続され
る通信制御装置とデータの送られる通信回線との間に設
けられ、この装置側と回線側との間で並列（パラレル）
データと直列（シリアル）データとを変換する役割をも
っている。
る通信制御装置とデータの送られる通信回線との間に設
けられ、この装置側と回線側との間で並列（パラレル）
データと直列（シリアル）データとを変換する役割をも
っている。
従来、この種の回線アダプタの試験方式は、第１図に示
すブロック図により説明される。すなわち、通信制御装
置ｌからの試験指令を回線アダプタ２に含まれる送受信
制御回路３で受け、この送受信制御回路３が試験信号Ａ
ＩＯとしてセレクタ４に出力する。このセレクタ４は試
験信号ＡＩＯによシ送受信制御回路３とインタフェース
回路（ＩＦＣ）５とを論理的に切離し、送信データ５Ｄ
１３と受信データＲＤ１１とを論理的に接続するととも
に、送信タイミング５Ｔ１４と受信タイミングＲＴ１２
とをクロック発生回路６から供給するようになっている
。
すブロック図により説明される。すなわち、通信制御装
置ｌからの試験指令を回線アダプタ２に含まれる送受信
制御回路３で受け、この送受信制御回路３が試験信号Ａ
ＩＯとしてセレクタ４に出力する。このセレクタ４は試
験信号ＡＩＯによシ送受信制御回路３とインタフェース
回路（ＩＦＣ）５とを論理的に切離し、送信データ５Ｄ
１３と受信データＲＤ１１とを論理的に接続するととも
に、送信タイミング５Ｔ１４と受信タイミングＲＴ１２
とをクロック発生回路６から供給するようになっている
。
このような論理的接続が完了すると、通信制御装置ｌは
送受信制御回路３へ試験すべき各種送信キャラクタ（７
〜８ビツトのパラレルデータ）を送る。この送受信制御
回路３の送信部は送られてきたパラレル送信キャラクタ
をビットシリアルに分解して送信データＳ［Ｊｌ ３に
出力する。この出力された送信データ５Ｄ１３はセレク
タ４を介して送受信制御回路３の受信部に受信データＲ
Ｄ１１として供給される。この送受信制御回路３の受信
部は、ビットシリアルに送られてきた受信データＲＤ１
１’にパラレル受信キャラクタとして組立て通信制御装
置１へ送る。この通信制御装置１は、この受領キャラク
タと送信したキャラクタと全比較することによシ試験を
行っていた。
送受信制御回路３へ試験すべき各種送信キャラクタ（７
〜８ビツトのパラレルデータ）を送る。この送受信制御
回路３の送信部は送られてきたパラレル送信キャラクタ
をビットシリアルに分解して送信データＳ［Ｊｌ ３に
出力する。この出力された送信データ５Ｄ１３はセレク
タ４を介して送受信制御回路３の受信部に受信データＲ
Ｄ１１として供給される。この送受信制御回路３の受信
部は、ビットシリアルに送られてきた受信データＲＤ１
１’にパラレル受信キャラクタとして組立て通信制御装
置１へ送る。この通信制御装置１は、この受領キャラク
タと送信したキャラクタと全比較することによシ試験を
行っていた。
したがって、この種の試験方式では、送信キャラクタと
受信キャラクタとの比較結果が不一致の場合、送受信制
御回路３の送信部が異常なのか受信部が異常なのか切分
けができない欠点があり、またこの切分けができないた
め障害調査等に多大な時間がかかるという欠点もあった
。
受信キャラクタとの比較結果が不一致の場合、送受信制
御回路３の送信部が異常なのか受信部が異常なのか切分
けができない欠点があり、またこの切分けができないた
め障害調査等に多大な時間がかかるという欠点もあった
。
本発明の目的は、上記欠点を解決し、送信部と受信部と
の故障を区別できるようにした試験回路をもつ回線アダ
プタを提供することにある。
の故障を区別できるようにした試験回路をもつ回線アダ
プタを提供することにある。
本発明の構成は、通信制御装置と通信回線との間を接続
するように設けられ、前記通信制御装置からの並列送信
データを直列データに変換して前記通信回線に送出する
送信部と前記通信回線からの直列受信データを並列デー
タに変換して前記通信制御装置に送出する受信部と全含
む送受信制御回路と、この送受信制御回路を試験時に前
記通信回線と切離して試験を行わせるセレクタとを備え
た回線アダプタにおいて、所定試験データが格納された
読出専用メモリと、クロックにより駆動されて前記メモ
リの読出アドレスを指定するアドレスカウンタと、この
アドレスカウンタの出力によって前記読出専用メモリか
ら読出された試験用直列データを前記通信制御装置から
の試験指令により前記受信部に供給する手段とを備える
ことにより、前記通信制御装置において前記受信部の異
常を判定できるようにしたことを特徴とする。
するように設けられ、前記通信制御装置からの並列送信
データを直列データに変換して前記通信回線に送出する
送信部と前記通信回線からの直列受信データを並列デー
タに変換して前記通信制御装置に送出する受信部と全含
む送受信制御回路と、この送受信制御回路を試験時に前
記通信回線と切離して試験を行わせるセレクタとを備え
た回線アダプタにおいて、所定試験データが格納された
読出専用メモリと、クロックにより駆動されて前記メモ
リの読出アドレスを指定するアドレスカウンタと、この
アドレスカウンタの出力によって前記読出専用メモリか
ら読出された試験用直列データを前記通信制御装置から
の試験指令により前記受信部に供給する手段とを備える
ことにより、前記通信制御装置において前記受信部の異
常を判定できるようにしたことを特徴とする。
第２図は、本発明の実施例の試験方式を説明するブロッ
ク構成図で、送受信制御回路の受信部を点検する回路を
含むものである。第１図と同一番号は同一構成要素を示
している。この実施例と従来の回線アダプタの試験方式
との相異は、本実施例には、試験すべき試験データが格
納されているＲＯＭ８と、このＲＯＭｇの読出しアドレ
スを指定するアドレスカウンタ７とが追加され、ＲＯＭ
８の出力がセレクタ４に接続され、このセレクタ４には
送受信制御回路３から試験信号Ｂ１５が追５− 加接続されていることにある。なお、ここでは従来方式
による試験を試験Ａとし、本発明の試験方式を試験Ｂと
している。
ク構成図で、送受信制御回路の受信部を点検する回路を
含むものである。第１図と同一番号は同一構成要素を示
している。この実施例と従来の回線アダプタの試験方式
との相異は、本実施例には、試験すべき試験データが格
納されているＲＯＭ８と、このＲＯＭｇの読出しアドレ
スを指定するアドレスカウンタ７とが追加され、ＲＯＭ
８の出力がセレクタ４に接続され、このセレクタ４には
送受信制御回路３から試験信号Ｂ１５が追５− 加接続されていることにある。なお、ここでは従来方式
による試験を試験Ａとし、本発明の試験方式を試験Ｂと
している。
まず、通信制御装置１から回線アダプタ２に試験Ｂの指
示がくると、送受信制呻部３から試験信号Ｂ１５が出力
される。この試験信号はセレクタ４と接続されており、
この試験信号によυセレクタ４はこのセレクタ４とＩＦ
Ｃ５とを論理的に切離し、ＲＯＭ８の出力データと受信
データＲＤＩＩとを接続し、ＲＴ１２とＳＴＩ ４とは
クロック発生回路６からのクロックが出るようになって
いる。
示がくると、送受信制呻部３から試験信号Ｂ１５が出力
される。この試験信号はセレクタ４と接続されており、
この試験信号によυセレクタ４はこのセレクタ４とＩＦ
Ｃ５とを論理的に切離し、ＲＯＭ８の出力データと受信
データＲＤＩＩとを接続し、ＲＴ１２とＳＴＩ ４とは
クロック発生回路６からのクロックが出るようになって
いる。
このような接続が終了すると、ＲＯＭ８のアドレスカウ
ンタ７はビット伝送速度で順次プラスされ、それに伴っ
て試験データであるＲＯＭ８の出力データがセレクタ４
を介して順次送受信制御回路３へ送られる。この送受信
制御回路３の受信部は、ビットシリアルに送られてきた
受信データ（ＲＯＭの出力データ）をキャラクタに組立
て通信制御装置１へ送シ返す。この通信制御装置ｌにお
いては予め決められた試験Ｂに相当する試験デー６− タと受信データとが比較される。以上の動作は試験すべ
き各種キャラクタ（文字）の数だけ所要口繰り返して行
われる。
ンタ７はビット伝送速度で順次プラスされ、それに伴っ
て試験データであるＲＯＭ８の出力データがセレクタ４
を介して順次送受信制御回路３へ送られる。この送受信
制御回路３の受信部は、ビットシリアルに送られてきた
受信データ（ＲＯＭの出力データ）をキャラクタに組立
て通信制御装置１へ送シ返す。この通信制御装置ｌにお
いては予め決められた試験Ｂに相当する試験デー６− タと受信データとが比較される。以上の動作は試験すべ
き各種キャラクタ（文字）の数だけ所要口繰り返して行
われる。
このように、この実施例では寸ず送受信制御回路３の受
信部の試験を試験Ｂにより行い、この試験Ｂが正常であ
るとすると受信部に異常がないことになる。次に従来と
同様の方式により試験Ａを行うとすると、この従来の方
式で異常があったとすると、受１言部には異常がなかっ
たので、送信部に異常があると判断できる。
信部の試験を試験Ｂにより行い、この試験Ｂが正常であ
るとすると受信部に異常がないことになる。次に従来と
同様の方式により試験Ａを行うとすると、この従来の方
式で異常があったとすると、受１言部には異常がなかっ
たので、送信部に異常があると判断できる。
以上説明したように、本発明の回線アダプタによれば、
簡易なハードウェアで回線アダプタの送信部が異常なの
か受信部が異常なのか簡単に切分けて試験することがで
きるという効果がある。
簡易なハードウェアで回線アダプタの送信部が異常なの
か受信部が異常なのか簡単に切分けて試験することがで
きるという効果がある。
第１図は従来の回線アダプタを説明するブロック図、第
２図は本発明の詳細な説明するブロック図である。図に
おいて １・・・・・・通信制御装＋１．２・・・・・・回線ア
ダプタ、３１．・・・・送受信制御回路、４・・・・・
・セレクタ、５・・・・・・インタフェース回路（ＩＦ
Ｃ）、６・・・・・・クロック発生回路、７・・・・・
・アドレスカウンタ、８・・・・・・リードオンリーメ
モリ（ＲＯＭ）、１ｏ・・・・・・試験信号Ａ１１１・
・・・・・受信データＲＤ、１２・・・・・・受信タイ
ミングＲＴ、１３・・・・・・送信データ８Ｄ、１４・
・・・・・送信タイミングＳＴ、１５・・・・・・試験
信号Ｂである。
２図は本発明の詳細な説明するブロック図である。図に
おいて １・・・・・・通信制御装＋１．２・・・・・・回線ア
ダプタ、３１．・・・・送受信制御回路、４・・・・・
・セレクタ、５・・・・・・インタフェース回路（ＩＦ
Ｃ）、６・・・・・・クロック発生回路、７・・・・・
・アドレスカウンタ、８・・・・・・リードオンリーメ
モリ（ＲＯＭ）、１ｏ・・・・・・試験信号Ａ１１１・
・・・・・受信データＲＤ、１２・・・・・・受信タイ
ミングＲＴ、１３・・・・・・送信データ８Ｄ、１４・
・・・・・送信タイミングＳＴ、１５・・・・・・試験
信号Ｂである。
Claims (1)
- 通信制御装置と通信回線との間を接続するように設けら
れ、前記通信制御装置からの並列送信データを１Ｈ列デ
ータに変換して前記通信回線に送出する送信部と前記通
信回線からの直列受信データを並列データに変換して前
記通信制御装置に送出する受信部とを含む送受信制御回
路と、この送受信制御回路を試験的に前記通信回線と切
離して試験を行わせるセレクタとを備えた回線アダプタ
において、所定試験データが格納された読出専用メモリ
と、クロックにより駆動されて前記メモリの読出アドレ
ス全指定するアドレスカウンタと、このアドレスカウン
タの出力によって前記続出専用メモリから読出された試
験用直列データを前記通信制御装置からの試験指令によ
り前記受信部に供給する手段とを備えることによシ、前
記通信制御装置において前記受信部の異常を判定できる
ようにしたことを特徴とする回線アダプタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58087318A JPS59212055A (ja) | 1983-05-18 | 1983-05-18 | 回線アダプタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58087318A JPS59212055A (ja) | 1983-05-18 | 1983-05-18 | 回線アダプタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59212055A true JPS59212055A (ja) | 1984-11-30 |
Family
ID=13911490
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58087318A Pending JPS59212055A (ja) | 1983-05-18 | 1983-05-18 | 回線アダプタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59212055A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6477349A (en) * | 1987-09-18 | 1989-03-23 | Fujitsu Ltd | Timing switching system for transmission equipment |
| JPH01109842A (ja) * | 1987-10-22 | 1989-04-26 | Fujitsu Ltd | 伝送装置 |
-
1983
- 1983-05-18 JP JP58087318A patent/JPS59212055A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6477349A (en) * | 1987-09-18 | 1989-03-23 | Fujitsu Ltd | Timing switching system for transmission equipment |
| JP2728667B2 (ja) * | 1987-09-18 | 1998-03-18 | 富士通株式会社 | 伝送装置のタイミング切替え方式 |
| JPH01109842A (ja) * | 1987-10-22 | 1989-04-26 | Fujitsu Ltd | 伝送装置 |
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