JPS59212055A - 回線アダプタ - Google Patents

回線アダプタ

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Publication number
JPS59212055A
JPS59212055A JP58087318A JP8731883A JPS59212055A JP S59212055 A JPS59212055 A JP S59212055A JP 58087318 A JP58087318 A JP 58087318A JP 8731883 A JP8731883 A JP 8731883A JP S59212055 A JPS59212055 A JP S59212055A
Authority
JP
Japan
Prior art keywords
data
test
transmission
control device
communication control
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP58087318A
Other languages
English (en)
Inventor
Masaki Tsuchiya
正樹 土屋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Nippon Electric Co Ltd
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Filing date
Publication date
Application filed by NEC Corp, Nippon Electric Co Ltd filed Critical NEC Corp
Priority to JP58087318A priority Critical patent/JPS59212055A/ja
Publication of JPS59212055A publication Critical patent/JPS59212055A/ja
Pending legal-status Critical Current

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Classifications

    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L43/00Arrangements for monitoring or testing data switching networks
    • H04L43/50Testing arrangements

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Computer And Data Communications (AREA)
  • Maintenance And Management Of Digital Transmission (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明は試験回路を内蔵した回線アダプタに関するもの
である。
〔共通技術〕
一般に、回線アダプタは、情報処理装置などと接続され
る通信制御装置とデータの送られる通信回線との間に設
けられ、この装置側と回線側との間で並列(パラレル)
データと直列(シリアル)データとを変換する役割をも
っている。
〔従来技術〕
従来、この種の回線アダプタの試験方式は、第1図に示
すブロック図により説明される。すなわち、通信制御装
置lからの試験指令を回線アダプタ2に含まれる送受信
制御回路3で受け、この送受信制御回路3が試験信号A
IOとしてセレクタ4に出力する。このセレクタ4は試
験信号AIOによシ送受信制御回路3とインタフェース
回路(IFC)5とを論理的に切離し、送信データ5D
13と受信データRD11とを論理的に接続するととも
に、送信タイミング5T14と受信タイミングRT12
とをクロック発生回路6から供給するようになっている
このような論理的接続が完了すると、通信制御装置lは
送受信制御回路3へ試験すべき各種送信キャラクタ(7
〜8ビツトのパラレルデータ)を送る。この送受信制御
回路3の送信部は送られてきたパラレル送信キャラクタ
をビットシリアルに分解して送信データS[Jl 3に
出力する。この出力された送信データ5D13はセレク
タ4を介して送受信制御回路3の受信部に受信データR
D11として供給される。この送受信制御回路3の受信
部は、ビットシリアルに送られてきた受信データRD1
1’にパラレル受信キャラクタとして組立て通信制御装
置1へ送る。この通信制御装置1は、この受領キャラク
タと送信したキャラクタと全比較することによシ試験を
行っていた。
したがって、この種の試験方式では、送信キャラクタと
受信キャラクタとの比較結果が不一致の場合、送受信制
御回路3の送信部が異常なのか受信部が異常なのか切分
けができない欠点があり、またこの切分けができないた
め障害調査等に多大な時間がかかるという欠点もあった
〔発明の目的〕
本発明の目的は、上記欠点を解決し、送信部と受信部と
の故障を区別できるようにした試験回路をもつ回線アダ
プタを提供することにある。
〔発明の構成〕
本発明の構成は、通信制御装置と通信回線との間を接続
するように設けられ、前記通信制御装置からの並列送信
データを直列データに変換して前記通信回線に送出する
送信部と前記通信回線からの直列受信データを並列デー
タに変換して前記通信制御装置に送出する受信部と全含
む送受信制御回路と、この送受信制御回路を試験時に前
記通信回線と切離して試験を行わせるセレクタとを備え
た回線アダプタにおいて、所定試験データが格納された
読出専用メモリと、クロックにより駆動されて前記メモ
リの読出アドレスを指定するアドレスカウンタと、この
アドレスカウンタの出力によって前記読出専用メモリか
ら読出された試験用直列データを前記通信制御装置から
の試験指令により前記受信部に供給する手段とを備える
ことにより、前記通信制御装置において前記受信部の異
常を判定できるようにしたことを特徴とする。
〔発明の詳細な説明〕
第2図は、本発明の実施例の試験方式を説明するブロッ
ク構成図で、送受信制御回路の受信部を点検する回路を
含むものである。第1図と同一番号は同一構成要素を示
している。この実施例と従来の回線アダプタの試験方式
との相異は、本実施例には、試験すべき試験データが格
納されているROM8と、このROMgの読出しアドレ
スを指定するアドレスカウンタ7とが追加され、ROM
8の出力がセレクタ4に接続され、このセレクタ4には
送受信制御回路3から試験信号B15が追5− 加接続されていることにある。なお、ここでは従来方式
による試験を試験Aとし、本発明の試験方式を試験Bと
している。
まず、通信制御装置1から回線アダプタ2に試験Bの指
示がくると、送受信制呻部3から試験信号B15が出力
される。この試験信号はセレクタ4と接続されており、
この試験信号によυセレクタ4はこのセレクタ4とIF
C5とを論理的に切離し、ROM8の出力データと受信
データRDIIとを接続し、RT12とSTI 4とは
クロック発生回路6からのクロックが出るようになって
いる。
このような接続が終了すると、ROM8のアドレスカウ
ンタ7はビット伝送速度で順次プラスされ、それに伴っ
て試験データであるROM8の出力データがセレクタ4
を介して順次送受信制御回路3へ送られる。この送受信
制御回路3の受信部は、ビットシリアルに送られてきた
受信データ(ROMの出力データ)をキャラクタに組立
て通信制御装置1へ送シ返す。この通信制御装置lにお
いては予め決められた試験Bに相当する試験デー6− タと受信データとが比較される。以上の動作は試験すべ
き各種キャラクタ(文字)の数だけ所要口繰り返して行
われる。
このように、この実施例では寸ず送受信制御回路3の受
信部の試験を試験Bにより行い、この試験Bが正常であ
るとすると受信部に異常がないことになる。次に従来と
同様の方式により試験Aを行うとすると、この従来の方
式で異常があったとすると、受1言部には異常がなかっ
たので、送信部に異常があると判断できる。
〔発明の効果〕
以上説明したように、本発明の回線アダプタによれば、
簡易なハードウェアで回線アダプタの送信部が異常なの
か受信部が異常なのか簡単に切分けて試験することがで
きるという効果がある。
【図面の簡単な説明】
第1図は従来の回線アダプタを説明するブロック図、第
2図は本発明の詳細な説明するブロック図である。図に
おいて 1・・・・・・通信制御装+1.2・・・・・・回線ア
ダプタ、31.・・・・送受信制御回路、4・・・・・
・セレクタ、5・・・・・・インタフェース回路(IF
C)、6・・・・・・クロック発生回路、7・・・・・
・アドレスカウンタ、8・・・・・・リードオンリーメ
モリ(ROM)、1o・・・・・・試験信号A111・
・・・・・受信データRD、12・・・・・・受信タイ
ミングRT、13・・・・・・送信データ8D、14・
・・・・・送信タイミングST、15・・・・・・試験
信号Bである。

Claims (1)

    【特許請求の範囲】
  1. 通信制御装置と通信回線との間を接続するように設けら
    れ、前記通信制御装置からの並列送信データを1H列デ
    ータに変換して前記通信回線に送出する送信部と前記通
    信回線からの直列受信データを並列データに変換して前
    記通信制御装置に送出する受信部とを含む送受信制御回
    路と、この送受信制御回路を試験的に前記通信回線と切
    離して試験を行わせるセレクタとを備えた回線アダプタ
    において、所定試験データが格納された読出専用メモリ
    と、クロックにより駆動されて前記メモリの読出アドレ
    ス全指定するアドレスカウンタと、このアドレスカウン
    タの出力によって前記続出専用メモリから読出された試
    験用直列データを前記通信制御装置からの試験指令によ
    り前記受信部に供給する手段とを備えることによシ、前
    記通信制御装置において前記受信部の異常を判定できる
    ようにしたことを特徴とする回線アダプタ。
JP58087318A 1983-05-18 1983-05-18 回線アダプタ Pending JPS59212055A (ja)

Priority Applications (1)

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JP58087318A JPS59212055A (ja) 1983-05-18 1983-05-18 回線アダプタ

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JP58087318A JPS59212055A (ja) 1983-05-18 1983-05-18 回線アダプタ

Publications (1)

Publication Number Publication Date
JPS59212055A true JPS59212055A (ja) 1984-11-30

Family

ID=13911490

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Application Number Title Priority Date Filing Date
JP58087318A Pending JPS59212055A (ja) 1983-05-18 1983-05-18 回線アダプタ

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JP (1) JPS59212055A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6477349A (en) * 1987-09-18 1989-03-23 Fujitsu Ltd Timing switching system for transmission equipment
JPH01109842A (ja) * 1987-10-22 1989-04-26 Fujitsu Ltd 伝送装置

Cited By (3)

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Publication number Priority date Publication date Assignee Title
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JP2728667B2 (ja) * 1987-09-18 1998-03-18 富士通株式会社 伝送装置のタイミング切替え方式
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