JPS59210772A - 同期信号インタフエ−ス回路 - Google Patents
同期信号インタフエ−ス回路Info
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- JPS59210772A JPS59210772A JP59048259A JP4825984A JPS59210772A JP S59210772 A JPS59210772 A JP S59210772A JP 59048259 A JP59048259 A JP 59048259A JP 4825984 A JP4825984 A JP 4825984A JP S59210772 A JPS59210772 A JP S59210772A
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- JP
- Japan
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- signal
- synchronization
- synchronization signal
- gate
- inverter
- Prior art date
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- Pending
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/04—Synchronising
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Studio Circuits (AREA)
- Synchronizing For Television (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
不発明は信弓インタフェース回路、特にテレビジョンモ
ニタ用の同期信号を作る信号インタフェース１ｉ２１路
に関するものである。
ニタ用の同期信号を作る信号インタフェース１ｉ２１路
に関するものである。
衿覚的に表示する目的でテレビジョンモニタをインタフ
ェースさせるビデオゲームやホームコンピュータのよう
な′１１：子装置ではビデオ１８号、即ち、ＲＧＢ （
ν１”３からテレビジョンモニタ用のライン同期１１つ
号とフィールド同期信号とを作っている。
ェースさせるビデオゲームやホームコンピュータのよう
な′１１：子装置ではビデオ１８号、即ち、ＲＧＢ （
ν１”３からテレビジョンモニタ用のライン同期１１つ
号とフィールド同期信号とを作っている。
而して成る種の鋲、子装置は正に向う、＜ルスから屑る
同４０１信号を提供し、他の神頼の電子装置Ｆ′ｒは負
に向うパルスから成る同期信号を提供する。そこでこれ
らの二枠相のパルスに対処するために、既知のテレビジ
ョンモニタは手動スイッチング手段を・内紙し、そわが
インタフェースさせらｎるｍ子４１．４ ｉｆ［がいず
れの形ｆ（のものであっても、テレビジョンモニタが応
動できる向き、即ち、極性の同期パルスを得るようにな
っている。
同４０１信号を提供し、他の神頼の電子装置Ｆ′ｒは負
に向うパルスから成る同期信号を提供する。そこでこれ
らの二枠相のパルスに対処するために、既知のテレビジ
ョンモニタは手動スイッチング手段を・内紙し、そわが
インタフェースさせらｎるｍ子４１．４ ｉｆ［がいず
れの形ｆ（のものであっても、テレビジョンモニタが応
動できる向き、即ち、極性の同期パルスを得るようにな
っている。
本発明の目的（ｄこのような手動で同期パルスの向き、
即ち、極性を特定の向きに合せる必要をなくシタテレビ
ジョンモニタ用の同期信号インタフェース！すＪ路を提
供するにある。
即ち、極性を特定の向きに合せる必要をなくシタテレビ
ジョンモニタ用の同期信号インタフェース！すＪ路を提
供するにある。
この目的を達成するため本発明に係るテレビジョンモニ
タ用の同＄Ｊｌ信号インタフェースＮ路は？ｌｉｌ、ｉ
削自在のインバータを設け、このインノく一夕の化＞−
７、力端子を２通りの論理レベルの任意の一力をイ」す
るパルスを含み、順次のパルスの間でｂ他力の論理レベ
ルをとる回期信号を受取るようにＩλＦ４−し、インバ
〜りのｊｌｉ制御入制御入金端子同期信号を積分したも
のを受取るように接続し、出方端子を町生さ豹た同７１
１１信号を用カするようにし、積分器を設け、この積分
器を前記同期信号を受取り、それを１ｉ１１分したもの
を出方するように接続し、この４Ｆｉ分器の時５１−数
を前屈同期信号の２個の同−論理レベルの曲のデユーテ
ィサイクルに対し２個の論Ｊｌｌｊレベルのいずれの一
方を同期パルスが有しようとも回期信号を積分したもの
が他方の論理レベルを有するようなものとし、インバー
タがその制御入力端子にある持分さゎた同期信号の一方
だけの論理レベルに応答し、他方の論理レベルには応答
せず、その信号久方端子にある信号を反転するように（
１゛・：ＪＪ、に、 シたことを％徴とする。
タ用の同＄Ｊｌ信号インタフェースＮ路は？ｌｉｌ、ｉ
削自在のインバータを設け、このインノく一夕の化＞−
７、力端子を２通りの論理レベルの任意の一力をイ」す
るパルスを含み、順次のパルスの間でｂ他力の論理レベ
ルをとる回期信号を受取るようにＩλＦ４−し、インバ
〜りのｊｌｉ制御入制御入金端子同期信号を積分したも
のを受取るように接続し、出方端子を町生さ豹た同７１
１１信号を用カするようにし、積分器を設け、この積分
器を前記同期信号を受取り、それを１ｉ１１分したもの
を出方するように接続し、この４Ｆｉ分器の時５１−数
を前屈同期信号の２個の同−論理レベルの曲のデユーテ
ィサイクルに対し２個の論Ｊｌｌｊレベルのいずれの一
方を同期パルスが有しようとも回期信号を積分したもの
が他方の論理レベルを有するようなものとし、インバー
タがその制御入力端子にある持分さゎた同期信号の一方
だけの論理レベルに応答し、他方の論理レベルには応答
せず、その信号久方端子にある信号を反転するように（
１゛・：ＪＪ、に、 シたことを％徴とする。
このように、本発明に係る同期信号インタフェースｌＬ
！回路嬬゛そのインバータ出力側に、その信号人力九１
子に加えらｔＬる同１ｔＪｌ信号のパルスの論理レベル
がいずれの場合であっても、同じ論理レベルのパルスを
４１する同期信号を生ずる。
！回路嬬゛そのインバータ出力側に、その信号人力九１
子に加えらｔＬる同１ｔＪｌ信号のパルスの論理レベル
がいずれの場合であっても、同じ論理レベルのパルスを
４１する同期信号を生ずる。
このような本発明４を遂行するに当ってＵｓ１制御１１
イ［−σ）インバータを排他的ＮＯＲゲートとし、同１
す４イ一シラインタフエース回路を正の向き、即ち、極
性のパルスを有する同期信号が加えられた時でも、ｆ′
１の向き、即ち、極性のパルスを有する同梱信号が加え
られた時でもそれに応答して９の向き、即ら、（躯件の
パルスを有する同期信号を出力するようＶｉＴ ＜ｉ’
＋成する。
イ［−σ）インバータを排他的ＮＯＲゲートとし、同１
す４イ一シラインタフエース回路を正の向き、即ち、極
性のパルスを有する同期信号が加えられた時でも、ｆ′
１の向き、即ち、極性のパルスを有する同梱信号が加え
られた時でもそれに応答して９の向き、即ら、（躯件の
パルスを有する同期信号を出力するようＶｉＴ ＜ｉ’
＋成する。
このような不発明に係る同期信号インタフェース回路は
テレビジョンのライン同期信号にもフィールド同期信号
にも、更にはライン向ＸＪＩ イ’；号とフィールド同
期（ｇｔ号の両方を含む合成イ言号にも応答し２“４’
ｉｌ＋７１作する。
テレビジョンのライン同期信号にもフィールド同期信号
にも、更にはライン向ＸＪＩ イ’；号とフィールド同
期（ｇｔ号の両方を含む合成イ言号にも応答し２“４’
ｉｌ＋７１作する。
ｔｌ、Ｈ１々のｔｔｊ、子装置によシ供給されるライン
同期化＋ｉ、 ｐ、つもフィールド同期信号にもインタ
フェースさせる場合は、本発明に係る同期信号インタフ
ェース回路に２個の制御自在のインバータと関連する積
分器とを設け、これらのインバータと関鍾する、１゛■
分器を夫々テレビジョンのライン同期信号及びフィール
ド同期信号の一方を受取るように接続するとＪＬに、宿
成及び動作をそれに特定し、４＋１合せゲートを設け、
その夫々の入力端子に２個のインバータからの９． 月
を加え、この組合せゲートの出力１ｊｌｌに合成ライン
及びフィールド同期信号が得られるようにする。
同期化＋ｉ、 ｐ、つもフィールド同期信号にもインタ
フェースさせる場合は、本発明に係る同期信号インタフ
ェース回路に２個の制御自在のインバータと関連する積
分器とを設け、これらのインバータと関鍾する、１゛■
分器を夫々テレビジョンのライン同期信号及びフィール
ド同期信号の一方を受取るように接続するとＪＬに、宿
成及び動作をそれに特定し、４＋１合せゲートを設け、
その夫々の入力端子に２個のインバータからの９． 月
を加え、この組合せゲートの出力１ｊｌｌに合成ライン
及びフィールド同期信号が得られるようにする。
この絹合せゲートをもう一つの排他的ＮＯＲゲートとす
ると好適である。
ると好適である。
図面につき本発明の詳細な説明する。
第１図に示す制御自在のインバータは排他的ＮＯＲゲー
）Ｇからなり、これは２個の入力端子ＩＮＶ及びＳＧＮ
並びに出力端子ＯＰを有する。入力端子Ｓ（ンＮは’Ｌ
４号人力ｙ、ＡＨ，子であり、入力端子ＩＮＶは制御入
力端子である。高論理入力レベルを１とし、低論理入力
レベルを０であるとすると、真理値表Ｔが２個の入力レ
ベルの神々の組合せに対する出力端子ＯＰの論理レベル
を示す。この真理値表Ｔから明らかなように、２個の論
理入力レベルが異なる時は論理出力レベルが０であり、
２個の論理入力レベルが同じである時は論理出力レベル
が１である。斯くして、ｉ′１１１１佃ｊ入力端子ＩＮ
Ｖの論理レベルは反転制御全力え、この制御入力端子Ｉ
ＮＶに論理レベル１を有する信号が加えられる時は出力
論理レベルが４５号入力端子ＳＧＮの論理レベルと同一
となり、制（ｉ１１１入力端子１．ｌＪＶに論理出力レ
ベル０を有する（ｐ１４′ｒが加えられる動は出力論理
レベルが信号入力端子ＳＧＮの論理レベルの逆になる。
）Ｇからなり、これは２個の入力端子ＩＮＶ及びＳＧＮ
並びに出力端子ＯＰを有する。入力端子Ｓ（ンＮは’Ｌ
４号人力ｙ、ＡＨ，子であり、入力端子ＩＮＶは制御入
力端子である。高論理入力レベルを１とし、低論理入力
レベルを０であるとすると、真理値表Ｔが２個の入力レ
ベルの神々の組合せに対する出力端子ＯＰの論理レベル
を示す。この真理値表Ｔから明らかなように、２個の論
理入力レベルが異なる時は論理出力レベルが０であり、
２個の論理入力レベルが同じである時は論理出力レベル
が１である。斯くして、ｉ′１１１１佃ｊ入力端子ＩＮ
Ｖの論理レベルは反転制御全力え、この制御入力端子Ｉ
ＮＶに論理レベル１を有する信号が加えられる時は出力
論理レベルが４５号入力端子ＳＧＮの論理レベルと同一
となり、制（ｉ１１１入力端子１．ｌＪＶに論理出力レ
ベル０を有する（ｐ１４′ｒが加えられる動は出力論理
レベルが信号入力端子ＳＧＮの論理レベルの逆になる。
２Ｔ’、 ２図に示す同曲イを号インタフェース回路は
夫夫制御自在のインバータとして働ら〈２個の排他的Ｎ
ＯＲケー）Ｇｌ及びＧ２を具える。そしてこれらの２個
の排他的ＮＯＲゲートＧｌ及びＧ２け夫々入力回路ＩＰ
Ｉ及びＩＦ５ ’（ｉ７有し、各入力（ロ）路が３個の
抵抗Ｒａ 、 Ｒｂ及びＲｅと１個のコンデンサＣとで
できている。而して各入力回路の綾累Ｒｂ 、 Ｒｃ及
びＣは積分器を形成する。
夫夫制御自在のインバータとして働ら〈２個の排他的Ｎ
ＯＲケー）Ｇｌ及びＧ２を具える。そしてこれらの２個
の排他的ＮＯＲゲートＧｌ及びＧ２け夫々入力回路ＩＰ
Ｉ及びＩＦ５ ’（ｉ７有し、各入力（ロ）路が３個の
抵抗Ｒａ 、 Ｒｂ及びＲｅと１個のコンデンサＣとで
できている。而して各入力回路の綾累Ｒｂ 、 Ｒｃ及
びＣは積分器を形成する。
入力端子ＴＩに加えられる信号は抵抗Ｒａを４．３２て
４フ１他的ＮＯＲゲー）−Ｇ １の信号入力端子ＳＧＮ
１に与えられる。寸だ、入力回路ＩＰＩＯ，）積分器
（Ｒｂ、Ｒｅ。
４フ１他的ＮＯＲゲー）−Ｇ １の信号入力端子ＳＧＮ
１に与えられる。寸だ、入力回路ＩＰＩＯ，）積分器
（Ｒｂ、Ｒｅ。
Ｃ）によりこの信号を積分したものが制？ｉ山入力端子
ＩＮＶ １に与えられる。入力端子Ｔ１に加えら′ｔ１
２る信号を第、ｌ ｆａ１図に示すようなテレビジョン
のライン回期信号ＬＳ、ｌであると仮定する。この信号
ＬＳ１け４．７μＳの間伯に向う信号であり、その電位
−■を〆４ｉ ｆ’ｌＩ！レベルＣノと考えることがで
きる。６４μｓのライン１１１１間の４・９すの部分け
１ｉキ位十Ｖに保たれこれを論理レベル１と考えること
ができる。それ故論理レベル０ （−Ｖ）の信号ＬＳＩ
のデユーティ７１、．７ サイクルｉ＋ −−−Ｘ ｌ ００ ＝ ７．３−１．
％である。イ菖号し４ ベルが正の’ｊ（’、’ｒ： （ｔ％市位十Ｖと負の゛
［：１℃位−■七の中間であるしきい値レベルＶの上方
であるが下方であるかに依存して論理レベル１又は論理
レベル０であるようにした上で（ｉ号ＬＳＩのデユーテ
ィサイクルに対してＡｉ’ｉ分の時足数をしかるべく選
択することにより霜付ＶＩＩにあるようにすれ１ば信号
ＬＳＩをオ青分したものがｉイ（・１リシレベル１を翁
するようにすることができる。この精米排他的ＮＯＲゲ
ー） Ｇ １０）出力！４’ｒ子ＯＰＩに現われる信号
はライン同期信号ＬＳＩのように角にＩＷう信号となる
。
ＩＮＶ １に与えられる。入力端子Ｔ１に加えら′ｔ１
２る信号を第、ｌ ｆａ１図に示すようなテレビジョン
のライン回期信号ＬＳ、ｌであると仮定する。この信号
ＬＳ１け４．７μＳの間伯に向う信号であり、その電位
−■を〆４ｉ ｆ’ｌＩ！レベルＣノと考えることがで
きる。６４μｓのライン１１１１間の４・９すの部分け
１ｉキ位十Ｖに保たれこれを論理レベル１と考えること
ができる。それ故論理レベル０ （−Ｖ）の信号ＬＳＩ
のデユーティ７１、．７ サイクルｉ＋ −−−Ｘ ｌ ００ ＝ ７．３−１．
％である。イ菖号し４ ベルが正の’ｊ（’、’ｒ： （ｔ％市位十Ｖと負の゛
［：１℃位−■七の中間であるしきい値レベルＶの上方
であるが下方であるかに依存して論理レベル１又は論理
レベル０であるようにした上で（ｉ号ＬＳＩのデユーテ
ィサイクルに対してＡｉ’ｉ分の時足数をしかるべく選
択することにより霜付ＶＩＩにあるようにすれ１ば信号
ＬＳＩをオ青分したものがｉイ（・１リシレベル１を翁
するようにすることができる。この精米排他的ＮＯＲゲ
ー） Ｇ １０）出力！４’ｒ子ＯＰＩに現われる信号
はライン同期信号ＬＳＩのように角にＩＷう信号となる
。
入力Ｍ：＃’ｒ子Ｔ】に加えら１、る信号がＷ ：３
（ｂ１図に示すような正に向うライン同期信号ＬＳ２で
あるとすると、この（ａ ”５ ＬＳ２の論理レベルＵ
（−Ｖ）についてのデユーティサイクルは’！−！ｊ−
Ｌ’ ｘ １００ ＝ ９２．６６４ 飴であるから、この信号ＬＳ２を〃そ分したものけ定位
ＶＩ２にあり、これを論理０レベルとする。この結−甲
１、利他的Ｎ０Ｆ１．ゲートＧ１の出力端子ＯＰＩに３
１１１））ｔＷる信号は、ライン同期信号ＬＳ２が正に
向う修タマニあるにもかかわらず、再び負に向うイ言号
となる。
（ｂ１図に示すような正に向うライン同期信号ＬＳ２で
あるとすると、この（ａ ”５ ＬＳ２の論理レベルＵ
（−Ｖ）についてのデユーティサイクルは’！−！ｊ−
Ｌ’ ｘ １００ ＝ ９２．６６４ 飴であるから、この信号ＬＳ２を〃そ分したものけ定位
ＶＩ２にあり、これを論理０レベルとする。この結−甲
１、利他的Ｎ０Ｆ１．ゲートＧ１の出力端子ＯＰＩに３
１１１））ｔＷる信号は、ライン同期信号ＬＳ２が正に
向う修タマニあるにもかかわらず、再び負に向うイ言号
となる。
第３（○）図に示した負に向うテレビジョンのフィール
ド同１ｔＪ１信号ＦＳＩと第８（ｄ）図に示した正に向
うテし・ビジョンのフィールド同期信号ＦＳ２とについ
ても類似した結果が得られる。４１号ＦＳＩけ各フィー
ルド」υ］聞２０ ｍＳの中で１６０μｓのパルス（Ｒ
１１ち、１ｉ ４ ／ｌｓの２．５個のライン期間）を
消し、従ってｉＩ、〜￥１」−ψ０ （−Ｖ ）につい
てのデユーティサイクルばＪ、ｌＳ ２のデューデイサ
イクＡ／け９９゜２％である。本例では、信号ＦＳＩ及
びＦＳ２をｆｉ’ｔ？分したものｖ■３及びｖ［４，け
夫々はぼ′ｔ１℃位十Ｖ及び−Ｖにある。それ故、イ６
号ＦＳＩ友びＦ、Ｓ２はいずれも出力端１子ＯＰＩで・
［１のＮｉ１ｇ １〆ｊ・のフィールド同期信号となる
。
ド同１ｔＪ１信号ＦＳＩと第８（ｄ）図に示した正に向
うテし・ビジョンのフィールド同期信号ＦＳ２とについ
ても類似した結果が得られる。４１号ＦＳＩけ各フィー
ルド」υ］聞２０ ｍＳの中で１６０μｓのパルス（Ｒ
１１ち、１ｉ ４ ／ｌｓの２．５個のライン期間）を
消し、従ってｉＩ、〜￥１」−ψ０ （−Ｖ ）につい
てのデユーティサイクルばＪ、ｌＳ ２のデューデイサ
イクＡ／け９９゜２％である。本例では、信号ＦＳＩ及
びＦＳ２をｆｉ’ｔ？分したものｖ■３及びｖ［４，け
夫々はぼ′ｔ１℃位十Ｖ及び−Ｖにある。それ故、イ６
号ＦＳＩ友びＦ、Ｓ２はいずれも出力端１子ＯＰＩで・
［１のＮｉ１ｇ １〆ｊ・のフィールド同期信号となる
。
排他的ＮＯＲゲー）Ｇ２及び関連する入力回路ＩＦ５け
入力Ｎｉ’Ａｊ子Ｔ２に加えらレル信号ＬＳＩ 、 Ｌ
Ｓ２ 。
入力Ｎｉ’Ａｊ子Ｔ２に加えらレル信号ＬＳＩ 、 Ｌ
Ｓ２ 。
ＦＳＩツクびＦＳ２に対し同じように機能する。
排他的ＮＯＲゲーグーｌ及びＧ２の出力端子○Ｐ１及び
ＯＰ２け犀３の刊他的論理和ゲートの２個の入力端子に
夫々接続する。この第３の排他的ＮＯＲゲートの出力端
子ＯＰ３け回Ｊｉ、ｊ＋信号インタフェース回路全体の
出力Ｍｌ！子となる。排他的ＮＯＲグー） をンＳけ組
上せ、ＲＩＪち、Ｕミクサゴゲートとして機能する０ 負に向うライン同ＩＪＪ］信沼Ｌ’Ｓ １及び正に向う
ライン回期信＋−ｙＬＳ２のｂずれか一方を２個の入力
端子Ｔ１及びＴ２の一方に加え、負のフィールド同期信
号ＦＳＩ及び正のフィールド同期信号ＦＳ２のいす和か
一方をこでｊ、らの２個の入力端子ＴＩ及びＴ２の他方
に加えると、出力端子０￥３に負に向う合成ライン及び
フィールド同ＩＵｉ ＪｒΔ号が得らｎることか判かる
。−１ｆ、た、せ緘ライン及びフィールド同期信号な、
・入力ψ；１．１子ＴＩ又はＴ２の一方に加えたＩ埒も
出力端子ＯＰ８に狛に向う合成ライン及びフィールド同
Ｊｔｔ＋ ４Ｍ号が１４；らｎ、る〇４ｉ ８ （ｅｆ
図はフィールドパルス１′Ｐ内にラインパルスＬＰが生
起したため合成信号のフィールドパルスエυ１．ｌｉ’
ｓｃ内に正のスパイクＳＰが存在するところを示す。
ＯＰ２け犀３の刊他的論理和ゲートの２個の入力端子に
夫々接続する。この第３の排他的ＮＯＲゲートの出力端
子ＯＰ３け回Ｊｉ、ｊ＋信号インタフェース回路全体の
出力Ｍｌ！子となる。排他的ＮＯＲグー） をンＳけ組
上せ、ＲＩＪち、Ｕミクサゴゲートとして機能する０ 負に向うライン同ＩＪＪ］信沼Ｌ’Ｓ １及び正に向う
ライン回期信＋−ｙＬＳ２のｂずれか一方を２個の入力
端子Ｔ１及びＴ２の一方に加え、負のフィールド同期信
号ＦＳＩ及び正のフィールド同期信号ＦＳ２のいす和か
一方をこでｊ、らの２個の入力端子ＴＩ及びＴ２の他方
に加えると、出力端子０￥３に負に向う合成ライン及び
フィールド同ＩＵｉ ＪｒΔ号が得らｎることか判かる
。−１ｆ、た、せ緘ライン及びフィールド同期信号な、
・入力ψ；１．１子ＴＩ又はＴ２の一方に加えたＩ埒も
出力端子ＯＰ８に狛に向う合成ライン及びフィールド同
Ｊｔｔ＋ ４Ｍ号が１４；らｎ、る〇４ｉ ８ （ｅｆ
図はフィールドパルス１′Ｐ内にラインパルスＬＰが生
起したため合成信号のフィールドパルスエυ１．ｌｉ’
ｓｃ内に正のスパイクＳＰが存在するところを示す。
論理レベル電位十Ｖ及び−■は絶対的なものというよシ
相対的なものであることを理解すべきである０例え、げ
、定位−Ｖを大地電位とし、電位＋ Ｖ ′ｆρ７）対
重に正の値を有するようにすることもできるし、電位十
Ｖの正の値と箱１位−Ｖの負の値との絶対値を異ならせ
ることもできる。
相対的なものであることを理解すべきである０例え、げ
、定位−Ｖを大地電位とし、電位＋ Ｖ ′ｆρ７）対
重に正の値を有するようにすることもできるし、電位十
Ｖの正の値と箱１位−Ｖの負の値との絶対値を異ならせ
ることもできる。
４１２図に示した同期信号インタフェース回路の一つの
特定の実例では、フィリップス集積回路り・１プＩ（肘
’４０７７Ｂ（四重排他的ＮＯＲゲート）を排−１ｌｌ
ｊ、的ＮＯＲゲートＧ ｉ −Ｇ ３に使っている。１
ｊｌ゛他的ＮＯＲゲートＧ４（徽距光されていない）Ｖ
ｔこの！４さ４六回Ｉｌ：？ｉ ０） ’ｅｌ’−４の
ゲートを表す。また、６２５ラインｆレビジョン標準方
式（ここではライン同期パルス７５：４・、７μｓで、
ライン期間が６４μｓであシ、フィールド同ｊｉＪＪパ
ルスがｚ６ｏｉｔｓで、フィールド期ＩＮ＋が２１１
Ｉｎｓである）の場合の入力口路ＩＰＩ及びＩＰＲの１
ｊ＝Ｊ ７Ｍ４−９．９ 累の（１７ｊ ％７ 、＋ン
（叶る七、Ｒａ、 、 Ｒｂ 、 Ｒｃ＝ １００にΩ
であり、Ｃ−＝−７（Ｊ ＯｎＦである。 廿た茶請回
路への旭σ１．弓１ｃ ＦＥけ３Ｖ最小値迄入方信号波
形の高さと同（″、に夕ぶｌＶ・−帝がある。
特定の実例では、フィリップス集積回路り・１プＩ（肘
’４０７７Ｂ（四重排他的ＮＯＲゲート）を排−１ｌｌ
ｊ、的ＮＯＲゲートＧ ｉ −Ｇ ３に使っている。１
ｊｌ゛他的ＮＯＲゲートＧ４（徽距光されていない）Ｖ
ｔこの！４さ４六回Ｉｌ：？ｉ ０） ’ｅｌ’−４の
ゲートを表す。また、６２５ラインｆレビジョン標準方
式（ここではライン同期パルス７５：４・、７μｓで、
ライン期間が６４μｓであシ、フィールド同ｊｉＪＪパ
ルスがｚ６ｏｉｔｓで、フィールド期ＩＮ＋が２１１
Ｉｎｓである）の場合の入力口路ＩＰＩ及びＩＰＲの１
ｊ＝Ｊ ７Ｍ４−９．９ 累の（１７ｊ ％７ 、＋ン
（叶る七、Ｒａ、 、 Ｒｂ 、 Ｒｃ＝ １００にΩ
であり、Ｃ−＝−７（Ｊ ＯｎＦである。 廿た茶請回
路への旭σ１．弓１ｃ ＦＥけ３Ｖ最小値迄入方信号波
形の高さと同（″、に夕ぶｌＶ・−帝がある。
代りに、各入力口路で簡単なリミタ増幅器を用いて集イ
、１回路の、ｉ、？ Ｊｕｌ！レベルに課される要求を
満足させることができる。
、１回路の、ｉ、？ Ｊｕｌ！レベルに課される要求を
満足させることができる。
４・南向のｉＶｉ’ｉ中な訛、明
ｇｔｔ １図Ｉ１． ｊｌ；１１ ｆｌＪ自任のインバ
ータと関連する真理値表とを示した説明１シ１、 ；３ｆ↓２１２Ｊｕ一本発明に係る同期信号インタフェ
ース１−１３Ｊ！−イの回す名１文１、 紀３ （ａｌ〜３ （ｅｅｌ １メ１けＡ中々の理想化
さｎたテレビジョン同ＪＩＩＩ信ぢの波形図である。
ータと関連する真理値表とを示した説明１シ１、 ；３ｆ↓２１２Ｊｕ一本発明に係る同期信号インタフェ
ース１−１３Ｊ！−イの回す名１文１、 紀３ （ａｌ〜３ （ｅｅｌ １メ１けＡ中々の理想化
さｎたテレビジョン同ＪＩＩＩ信ぢの波形図である。
Ｇｌ 、 Ｇ２． Ｇ８ 、 Ｇ４−排他的ＮＯＲゲー
トＩＰＩ 、 ＩＦ５・・入力回路 ＴＩ 、 ’Ｔ２
・・・入力端子５ＧＮＩ 、 ５ＧＮ２−・信号入力端
子ＩＮＶＩ 、 ＩＮＶ２−１ｌｒｌｉ ｆｊｉｌ入力
端子ＯＰＩ 、 ＯＰ２ 、 ＯＰ；（−出力端子。
トＩＰＩ 、 ＩＦ５・・入力回路 ＴＩ 、 ’Ｔ２
・・・入力端子５ＧＮＩ 、 ５ＧＮ２−・信号入力端
子ＩＮＶＩ 、 ＩＮＶ２−１ｌｒｌｉ ｆｊｉｌ入力
端子ＯＰＩ 、 ＯＰ２ 、 ＯＰ；（−出力端子。
Claims (1)
- 【特許請求の範囲】 ■ テレビジョンモニタ用の同期信号を得るために、ｆ
ｌｊ−ｌ （ｆｌ−１＋自在のインバータを設け、この
インバータの１八“号入力端子を２ ；１１３ ｐの論
理レベルの任；７＼の一方を有するパルスを含み、順次
のパルスの間では他方の論理レベルをとる同１１ハ信号
を受取るように接続し、インバータの割切１入力端子を
上１ｊＬＮ期信号を積分したものを受取るように接続し
、出力端子を再生さ汎た同ＪＪＪＩ化号を出力′するよ
うにし、積分器を設け、この積分器を前記同期信号を受
取り、それを積分しブζものを出力するように接続し、
この４・１分器の助定数を前ＮＩ２同期化号０ｚ個の同
−論理レベルの間のデユーティサイクル例刻し２個のｉ
ｉ４ ｊ！８レベルのいずれの一方を同期パルスが有し
ようとも同期信号を積分したものがイＩＤ方の論理レベ
ルを七゛するようなものとし、インバータがその制御入
力端子にある積分された同期信号の一方だけの論理レベ
ルに応答し、他方の論理レベルには応答せず）その信号
入力端子にある信号な反転するように４′ｍ成したこと
を特徴とする同期４６号インタフェース回路。 λ 前ｎ１］１制ｉＥ＋自在のインバータを利他的ＮＯ
Ｒゲートとし、同期信号インタフェース回路が正の向き
、即ち、極性のパルスを有する同期信号にも、負の向き
、即ち、極性のパルスを不するＰＩ期化号にも応答し、
いずれの場合でも狛の向き、即ち、極性のパルスを不す
る同期化（イを出力するように構成したことを特徴とす
る特許請求のφＩＬ囲第１項記戦の同期４言号インタフ
ェースＮ路。 ８ 個別に受取ら才するテレビジョンのライン同Ｊ４Ｊ
ｊ （ｒｔ号にもフィールド回期信号にもインタフェー
スさせるために、２（＋６１の制御自在のインバータと
関連する積分器とを設け、こｎらの２個の１路の各々を
構成の点でも動作の点でもこれらのライン同期信号とフ
ィールド信錦との夫々一方を受取るように特定し、組合
せゲートを設け、この和会せゲートの２個の入力差１子
を久々２個のインバータの各々が出力するｊＪＩ生イご
号を受取るように接続し、この紹合せゲートの出力端子
からは再生された合成ラインかびフィールド同期信号が
出力さ石るように本４Ｉ欣５したことを特徴とする特許
請求の範囲第１項又は第２項に記載の同期信号インタフ
ェース回路。 ４ ｉｆｌ記糾合せゲートを排他的ＮＯＲゲートとした
ことを特徴とする特許請求の前ろ囲第３歩記戦の同辺１
仙号インタフェース回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB08307589A GB2137460A (en) | 1983-03-18 | 1983-03-18 | Polarity reversing circuit for tv sync signals |
| GB8307589 | 1983-03-18 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59210772A true JPS59210772A (ja) | 1984-11-29 |
Family
ID=10539845
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59048259A Pending JPS59210772A (ja) | 1983-03-18 | 1984-03-15 | 同期信号インタフエ−ス回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4583119A (ja) |
| EP (1) | EP0125706B1 (ja) |
| JP (1) | JPS59210772A (ja) |
| DE (1) | DE3479933D1 (ja) |
| GB (1) | GB2137460A (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4727362A (en) * | 1984-07-16 | 1988-02-23 | International Business Machines Corporation | Digital display system |
| USRE33916E (en) * | 1984-07-16 | 1992-05-05 | International Business Machines Corporation | Digital display system |
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Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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| FR1394208A (fr) * | 1964-02-19 | 1965-04-02 | Radiotechnique | Montage inverseur de polarité pour la transmission de la modulation d'image |
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1983
- 1983-03-18 GB GB08307589A patent/GB2137460A/en not_active Withdrawn
-
1984
- 1984-03-09 US US06/587,782 patent/US4583119A/en not_active Expired - Lifetime
- 1984-03-13 EP EP84200356A patent/EP0125706B1/en not_active Expired
- 1984-03-13 DE DE8484200356T patent/DE3479933D1/de not_active Expired
- 1984-03-15 JP JP59048259A patent/JPS59210772A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56149868A (en) * | 1980-04-23 | 1981-11-19 | Mitsubishi Electric Corp | Pulse conversion circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| GB8307589D0 (en) | 1983-04-27 |
| GB2137460A (en) | 1984-10-03 |
| EP0125706B1 (en) | 1989-09-27 |
| DE3479933D1 (en) | 1989-11-02 |
| EP0125706A2 (en) | 1984-11-21 |
| US4583119A (en) | 1986-04-15 |
| EP0125706A3 (en) | 1987-01-28 |
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