JPS59206945A - 制御記憶検査装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、データ処理装置においてマイクロプログラム
制御に使用される制御記憶検査装置に関し、特に分散し
たマイクロ命令保持レジスタのデータ検査回路に関する
。

（従来技術） 近年、情報処理装置は小型化されると共に、高速化され
、一般に論理回路はＬＳＩ化されてきている。また、情
報処理装置の機能も多様化されてきているため、一般に
マイクロプログラム制御形の情報処理装置が採用されて
いる。

一方、中大型の情報処理装置（おいては、現在の技術で
は装置を構成する論理回路のすべてを一つのＬＳＩに実
装することは不可能である、このため、複数のＬＳＩと
それらのＬＳＩを実装する複数のパッケージにより全体
の論理回路を構成せざるを得ない。

マイクロプログラム制御形の情報処理装置では、制御記
憶装置から読出されたマイクロ命令データをいったんレ
ジスタに保持し、このレジスタの出力を解読することに
より制御を行うが、装置が大型にがるとレジスタとその
出力を解読して制御を行うための制御回路とは同一のＬ
ＳＩ内に実装できないばかりか、同一のパッケージ内に
も実装できかくなり、レジスタから上記制御回路までの
距離が遠くなって装置の高速化に支障をきたすことにな
る。

これに対して、レジスタを複数個のＬＳＩに分散し、制
御回路と同一のＬＳＩ内に実装することによって装置の
高速化をはかる方式が提案されているが、この方式では
分散されたマイクロ命令データの信苧性を保証するデー
タの検査を実施し難いという欠点があった。

す力わち、第１にマイクロ命令データをパリティ方式に
より検査する場合には、制御記憶装置の内部に配置した
データビットに対するパリティビットのビット位置の関
係が、分散したレジスタにより保持されたマイクロ命令
データビットとパリティビットとのビット位置関係に合
致させ難いこと、あるいけ合致させたとしてもマイクロ
命令データビットの構成上、複数の制御回路によりデー
タビットを共有していた場合には、複数の検査回路が必
要であるという欠点があった。また、共有しているビッ
トと単独に使用しているビットとを合成して制御を行う
場合には、制御記憶装置上のパリティビット数が増加し
、金物量が増加してしまうという欠点もあった。また、
パリティ方式の検査では、複数ビットエラーの検査を行
うことができないのに加えて、単一ビットエラーであっ
ても修正機能がないために致命的なエラーになるという
欠点があった。

第２に、マイクロ命令データがＥＣＣ方式によりチェッ
クされ、もしエラーがあって、このエラーが修正される
場合には、チェックビットは制御記憶装置に記憶される
マイクロ命令データの全ビットに対して付加されたもの
である。このため、いったん分散されたマイクロ命令デ
ータを分散されたマイクロ命令データ保持レジスタの出
力から収集し、チェックビットとの間で検査を行う必要
がある。そこで、上記回路を実装するためのＬＳＩに出
力ピンの増加を招くと共に、収集されたデータの遅延時
間が大きくかり、高速化に支障がでるという可能性があ
った。したがって、８００回路による検査を集中してレ
ジスタの出力のみにより行い、分散されたマイクロ命令
保持レジスタのデータを無検査で通すか、あるいは新規
にデータセット前に作成されたパリティによって検査を
行うしか方法がなかった。したがって、これによってマ
イクロ命令データの信憑性は低くなるという欠点があっ
た。

ここで、従来方式をさらに詳細に説明して、問題点を明
らかにする。

第１図は、従来技術によりマイクロ命令保持レジスタを
分散した情報処理装置のブロック構成を示す図である。

第１図において、１０は制御記憶装ｆＷ、１１ＦｉＥＣ
Ｃ用マイクロ命令保持レジスタ、１２け切替回路、１３
け８００回路、１４ｔ／′ｉマイクロプログラム現在ア
ドレスレジスタ、１５は制御記憶装置のアドレス生成回
路、１６〜１８は分散された第１〜第３の制御用マイク
ロ命令保持レジスタ、１９〜２１ｔｊ：Ｍｌ〜第３のマ
イクロ命令解読回路、２２〜２４は第１〜第３の情報処
理装置の制御回路、３０〜３２はそれぞれの回路が独立
ＫＬＳＩに実装されていることを示す第１〜第３のＬＳ
Ｉパッケージである。

制御記＋１！＠置１０から読出されたマイクロ命令ＨＥ
ＣＣ用マイクロ命令保持レジスタ１１にセットされると
同時に、一部は第１〜第３の制御用マイクロ命令保持レ
ジスタ１６〜１Ｂに対しても必要に応じてセットされる
。第１〜第３の制御用マイクロ命令保持レジスタ１６〜
１Ｂにセットされたマイクロ命令はそれぞれ第１〜第３
のマイクロ命令解読回路１９〜２１により解読され、そ
れぞれ第１〜第３の制御回路２２〜２４により制御動作
が行われる。一方、ＥＣＣ用マイクロ命令保持レジスタ
１１にセットされたマイクロ命令は、アドレス生成回路
１５により次に読出す制御記憶装置１０のアドレス、ア
ドレスレジスタ１４．！：ＥＣＣ用マイクロ命令保持レ
ジスタ１１との内容、あるいＦｉ第１〜第３の制御回路
２２〜２４の制御結果によって決定される。また、ＥＣ
Ｃ用マイクロ命令保持レジスタ１１の出力ｕＥｃｃ回路
１３により検査され、これによってマイクロ命令データ
の正当性が検査される。Ｅｃｃ回路１３による検査の結
果、エラーが発見されない場合には、再度、制御記憶装
置１０から読出されて次の動作釦移行する。しかし、エ
ラーが発見された場合には制御記憶装置１０から次の読
出し動作、および第１〜第３の制御回路２２〜２４の動
作を中断し、切替回路１２によりデータ信号線１０４を
選択することによりＥＣＣ回路１３により正しく修正さ
れたデータは、データ信号線１０４を通して修正済みデ
ータとしてＥＣＣ用マイクロ命令保持レジスタ１１およ
び第１〜第３の制御用マイクロ命令保持レジスタ１６〜
１８にセットされる。これらのレジスタにセットされた
データは、上記の通常動作と同様に装置の制御に使用さ
れる。

以上のように、第１図の方式においてはＥＣＣ用マイク
ロ命令保持レジスタ１１の内容けＥｃｃ回路１３により
検査できるが、第１〜第３の制御用マイクロ命令保持レ
ジスタ１６〜１８の内容は検査できかいため、第１〜第
３の制御回路２２〜２４を制御するデータには信憑性に
欠けるという欠点があった。これに対して、データ信号
線１０２上にパリティ発生回路を付加し、第１〜第３の
制御用マイクロ命令保持レジスタ１６〜１８にデータビ
ットと共にパリティビットをセットし、これらのレジス
タの出力データをパリティ検査する方法によってデータ
を検査することは可能であるが、データ信号ｍ１０２の
ビット数が増加すること、パリティ発生回路がそれぞれ
分散したレジスタの数だけ必要なこと、および第１〜第
３の制御用マイクロ命令保持レジスタ１６〜１８の出力
に対してそれぞれパリティ検査回路が必要なことなどの
理由によりハードウェア量が増加すると共に、入出力ビ
ンが増加してＬＳＩとして致命的か欠点を生ずるとい５
問題点があった。さらに、加えて、第１〜第３の制御用
マイクロ命令保持レジスタ・１６〜１８にセットされた
データの複数ビットエラーは、検出され麿いという欠点
屯あった。

（発明の目的） 本発明の目的は、制御記憶装置とマイクロ命令保持レジ
スタとの間のデータ経路に３値論理の双方向性を有する
論理入力回路と論理出力回路とにより成る双方向性論理
回路手段を付加することにより上記欠点を解決し、マイ
クロ命令保持レジスタを分散しても効率の劣化しないマ
イクロ命令語の検査ができるように構成した制御記憶検
査装置を提供することにある。

（発明の構成） 本発明は制御配憶装置と、ＥＣＣ用マイクロ命令保持レ
ジスタとＥＣＣ回路と、複数の制御回路と、複数の制御
用マイクロ命令保持レジスタとを具備して構成した情報
処理装置に使用される制御記憶検査装置の改良である。

制御記憶装置はマイクロ命令を格納するためのものであ
り、ＥＣＣ用マイクロ命令保持レジスタはマイクロプロ
グラム実行時にマイクロ命令を保持するためのものであ
り、ＥＣＣ回路はＥＣＣ用マイクロ命令保持レジスタの
出力データを検査するためのものであり、複数の制御回
路は制御記憶装置のアドレスを生成するためのものであ
り、複数の制御用マイクロ命令保持レジスタはＥＣＣ用
マイクロ命令保持レジスタとは独立に分散してマイクロ
命令を保持するためのものである。

本発明による制御記憶検査装置は複数の制御回路とＥＣ
Ｃ用マイクロ命令保持レジスタならびに複数の制御用マ
イクロ命令保持レジスタとの間のデータ経路に３値論理
の論理入力回路と論理出力回路とから成る双方向性論理
回路手段を挿入したものであり、これによって複数の制
御用マイクロ命令保持レジスタの出力をデータ経路にセ
ットできるよう構成したものである。さらに、Ｅｃｃ用
マイクロ命令保持レジスタの入出力間では、複数の制御
用マイクロ命令保持レジスタのそれぞれに対応してデー
タを比較するための複数の比較回路を備えている。これ
によって、複数の制御用マイクロ命令保持レジスタに保
持されたデータの検査を容易に行うことができるように
構成したものである。

（実施例） 次に本発明について図面を参照して詳細に説明する。

第２図は、本発明による制御配憶検査装置の一実施例を
示すブロック構成図である。第２図において、第１図と
同一の番号は第１図と同様か手段を表わすものである。

第２図において、４０Ｆ！、クロック発生回路、４１は
エラー制御回路、４２〜４４は第１〜第３のエラーフリ
ップフロップ、４５〜４７ｔｒｉ第１〜第３のデータ用
の比較回路、２８１〜２８４、ならびに３２２〜３２４
はそれぞれ出力が３値の論理出力回路、２９１〜２９４
、ならびに３１２〜３１４は論理出力回路２８１〜２８
４からの信号を受信するための論理入力回路である。

第３図〜第５図は第２図の回路の動作を示すタイミング
チャートであり、第３図は通常の動作、第４図はＥＣＣ
回路によりエラーを検出した場合の動作、第５図は第１
〜第３のデータ用の比較回路４５〜４７により不一致を
検出した場合の動作を示す。

次に上記タイミングチャートを参照し、第２図によシ本
発明の詳細な説明する。第３図において、クロックＡＨ
第１〜第３のフリップフロップ４２〜４４を駆動する本
ので、０印のタイミングによってこれらのフリップフロ
ップの内容が変化する。クロックＢｊ／′ｉ本発明によ
る装置を含んだ情報処理装置全体の主クロックであり、
Δ印のタイミングでレジスタまたは制御用フリップフロ
ップの内容を変化させることができ、ＥＣＣ用マイクロ
命令保持レジスタ１１、および第１〜第３の制御用マイ
クロ命令保持レジスタ１６〜１８の内容も制御する。ク
ロックＣＵ３値論理の論理出力回路２８１〜２８４、お
よび３２２〜３２４の出力値を制御するためのクロック
であり、ｘ印の期間には論理出力回路２８１〜２８４の
出力をデータ信号線２０２上で有効化し、０印の期間に
は論理出力回路３２２〜３２４の出力をデータ信号線２
０２上で有効化する。第２図の信号線２２０はｘ印の期
間ＫＦｉ論理値が１であり、信号ＩＪ２２１上の信号の
状態は０印の期間には論理値１と力る。

ＥＣＣ用マイクロ命令保持レジスタ１１および第１〜第
３の制御用マイクロ命令保持レジスタ１６〜１８の内容
は、クロックが進むごとＫＡ。

Ｂ、Ｃ，Ｄへと変化して制御動作を行う。この間に、デ
ータ信号線２０２２〜２０２４上の情報はＥＣＣ用マイ
クロ命令保持レジスタ１１の内容と第１〜第３の制御用
マイクロ命令保持レジスタ１６〜１Ｂの内容とがクロッ
クＣのタインングによって交互に出現する。クロックＡ
、Ｂ、Ｃ，ＤがＥＣＣ用マイクロ命令保持レジスタ１１
の内容に応じて出力され、Ａ′、Ｂ′、Ｃ′、Ｄ′が制
御用マイクロ命令保持レジスタ１６〜１８の内容に応じ
て出力される。０印のタイミングの期間、すなわち、デ
ータ信号線２０２２〜２０２４上に対して、第１〜第３
の制御用マイクロ命令保持レジスタ１６〜１８からのデ
ータがクロックＣとして出力されている期間には、第１
〜第３の比較回路４２〜４４により、ＥＣＣ用マイクロ
命令保持レジスタ１１の出力とデータ信号線２０２２〜
２０２４上の情報とは比較され、その結果はクロックＡ
のタイミングで第２および第３のフリップフロップ４２
．４３にセットされる。以上の動作によりＥＣＣ用マイ
クロ命令保持レジスタ１１の内容と第１〜第３の制御用
マイクロ命令保持レジスタ１６〜１８の内容との比較が
、制御記憶装置とＥＣＣ用マイクロ命令保持レジスタ１
１および第１〜第３の制御用マイクロ命令保持レジスタ
１６〜１８の間のデータ信号線の数を増加させることな
く行うことができる。一方、ＥＣＣ用マイクロ命令保持
レジスタ１１の出力ｔｌＥｃｃ回路１３により検査され
、エラーがある場合には第４図に示したようなエラータ
イミングで情報処理装置の動作をいったん中断し、＠と
いう誤った内容を＠という正しい内容に再セットするこ
とにより情報処理装置全体として正しい動作を継続する
ことができる。

クロックＡとクロックＸおよびデータ＠とデータ＠　、
　ａ　、！ｌ：　ａ　ｆ！、どの表現はデータの内容と
しては同一であることを青味し、説明の便宜上、ＥＣＣ
用マイクロ命令保持レジスタ１１の内容と第１〜第３の
制御用マイクロ命令保持レジスタ１６〜１８の内容とを
区別するために使用するものである。

第５図に、第１の制御用マイクロ命令保持レジスタ１６
の内容と、ＥＣＣ用マイクロ命令保持レジスタ１１の内
容との不一致によるエラー検出のタイずングチャートを
示す。第５図においては。

エラーのタイミングで情報処理装置の動作はいったん中
断され、ＦＣＣ回路１３の出力をぴからＸ′に変更して
からＥＣＣ用マイクロ命令保持レジスタ１１に再セット
することによシ、情報処理装置としての正しい動作が継
続される。

以上のようなマイクロ命令データの信憑性を保証するた
めに、第１〜第３の制御用マイクロ命令保持レジスタ１
６〜１８の入出力を３値論理で双方向性の論理入力回路
と論理出力回路とより成る回路手段を付加することなく
行うためには、第１〜第３の制御用マイクロ命令保持レ
ジスタ１６〜１８が実装されたＬＳＩの出力ピン数を増
加させる必要がある。このため、ＬＳＩの構造上の欠点
である内部論理が多い割に入出力ピンが多くできない現
在の技術釦大きな制約がある。

したがって、本発明でｌ／；ｔＬｓＩの入出力ピンをマ
イクロ命令のデータ信号線のために増加させる必要がな
いため、現状のＬＳＩ技術にとっては上記は重要力考え
方である。

（発明の効果） 本発明には以上説明したように、制御記憶装置とマイク
ロ命令保持レジスタとの間に３値論理の双方向性を有す
る論理入力回路と論理出力回路とより成る双方向性論理
回路手段を付加することによシ、制御記憶装置とマイク
ロ命令保持レジスタとの間のデータ経路を増加させるこ
となく分散した複数個のマイクロ命令保持レジスタの内
容の信憑性を容易に保持できるという効果がある。

【図面の簡単な説明】

第１図は、従辛技術により分散形マイクロ命令保持レジ
スタ構造を採用して構成した情報処理装置の一例を示す
ブロック構成図である。 第２図は、本発明により分散形マイクロ命令保持レジス
タ構造を採用して構成した情報処理装置の一部分を成す
制御記憶検査装置の一実施例を示すブロック構成図であ
る。 第３図〜第５図は、第２図に示す制御記憶検査装置の動
作タイミングを示すタイミングチャートである。 １０・・・制御記憶装置 １１．１６〜１８・・・マイクロ命令保持レジスタ １２・・・切替回路 １３・・・ＥＣＣ回路 １４・マイクロプログラム現在アドレスレジスタ１５・
・・制御記憶アドレス生成回路 １９〜２１・−・解読回路 ２２〜２４・・響制御回路 ２８１〜２８４，３２２〜３２４−・・・・論理出力回
路 ２９１〜２９４，３１２　〜３１４−　　・　拳　・　
瞳論理入力回路 ３０〜３２・・・ＬＳＩパッケージ ４０・・・クロック発生回路 ４１・・・エラー制御回路 ４２〜４４・・・エラーフリップフロップ４５〜４７・
・・比較回路 特許出願人　日本電気株式会社 代理人　弁理士　井　ノ　ロ　　　壽

Claims (1)

1. 【特許請求の範囲】 マイクロ命令を格納するための制御記憶装置と。 マイクロプログラム実行時に前記マイクロ命令を保持す
   るためのＥＣＣ用マイクロ命令保持レジスタと、前記Ｅ
   ＣＣ用マイクロ命令保持レジスタの出力データの有効性
   を検査するためのＥＣＣ回路と、前記制御記憶装置のア
   ドレスを生成するための複数の制御回路と、前記ＥＣＣ
   用マイクロ命令保持レジスタとは独立に分散して前記マ
   イクロ命令を保持するための複数の制御用マイクロ命令
   保持レジスタとを具備した制御記憶検査装置であって、
   ＠配積数の制御回路と前記ＥＣＣ用マイクロ命令保持レ
   ジスタ彦らびに複数の制御用マイクロ命令保持レジスタ
   との間のデータ経路に３値論理の論理入力回路と論理出
   力回路とから成る双方向性論理回路手段を挿入し、これ
   によって前記複数の制御用マイクロ命令保持レジスタの
   出力を前記データ経路にセットできるよう構成し、さら
   に前記ＥＣＣ用マイクロ命令保持レジスタの入出力間で
   前記複数の制御用マイクロ命令保持レジスタのそれぞれ
   に対応してデータを比較するための複数の比較回路を備
   え、これによって前記複数の制御用マイクロ命令保持レ
   ジスタに保持されたデータの検査を行うことができるよ
   うに構成したことを特徴とする制御記憶検査装置。