JPS59201425A - ウエハ−の裏面加工方法 - Google Patents
ウエハ−の裏面加工方法Info
- Publication number
- JPS59201425A JPS59201425A JP7502283A JP7502283A JPS59201425A JP S59201425 A JPS59201425 A JP S59201425A JP 7502283 A JP7502283 A JP 7502283A JP 7502283 A JP7502283 A JP 7502283A JP S59201425 A JPS59201425 A JP S59201425A
- Authority
- JP
- Japan
- Prior art keywords
- wafer
- layer
- 5mum
- semiconductor
- semiconductor wafer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000003672 processing method Methods 0.000 title description 2
- 239000004065 semiconductor Substances 0.000 claims abstract description 19
- 238000000034 method Methods 0.000 claims description 14
- 238000005530 etching Methods 0.000 claims description 4
- QTBSBXVTEAMEQO-UHFFFAOYSA-N Acetic acid Chemical compound CC(O)=O QTBSBXVTEAMEQO-UHFFFAOYSA-N 0.000 abstract description 6
- 238000000227 grinding Methods 0.000 abstract description 5
- 238000003486 chemical etching Methods 0.000 abstract description 4
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 abstract description 3
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 abstract description 2
- 229910017604 nitric acid Inorganic materials 0.000 abstract description 2
- 229960002050 hydrofluoric acid Drugs 0.000 abstract 1
- 235000012431 wafers Nutrition 0.000 description 17
- 239000000853 adhesive Substances 0.000 description 7
- 230000001070 adhesive effect Effects 0.000 description 7
- 230000001681 protective effect Effects 0.000 description 5
- 241000257465 Echinoidea Species 0.000 description 3
- 238000009661 fatigue test Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000035939 shock Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000000605 extraction Methods 0.000 description 2
- 235000010575 Pueraria lobata Nutrition 0.000 description 1
- 241000219781 Pueraria montana var. lobata Species 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000005336 cracking Methods 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 229910003460 diamond Inorganic materials 0.000 description 1
- 239000010432 diamond Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000003754 machining Methods 0.000 description 1
- 238000001947 vapour-phase growth Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Weting (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
〔発明の技術分野〕
本発明は、ウェー・の裏面加工方法に関する。
〔発明の技術的背景〕
トランジスタの製造に用いられる半導体ウェー・（以下
、単しτウニ・・と記す。）は、半導体テップの製造過
程での割れや反りを防止するために。 ２３０〜６００μｍの比較的厚い肉厚のものが使用され
ている。このため１通常、裏面電極を形成する直前に、
■熱抵抗を減少させること。 ■ダイシングを容易にすること、■前工程で裏面に拡散
された反対導電型の不純物拡散層を除去すること、など
の目的で第１区内乃至同図（０に示す如く、ウェハの裏
面側に所定深さのグラインダーラップ処理による研削を
施した後、裏面電極を形成している。 すなわち、第１図（４）に示す如く、先ず、主面側に、
ペース１．エミッタ２及びこれらに接続する収出電極３
，４を形成したウェハ５を用意する。なお、同図中６は
、主面に形成された絶に層である。 次いで、このウェー・５の主面に同図田）に示す如く、
レジスト等からなる表面保護膜７を形成した後、その裏
面にグラインダー加工により研削面８を形成する。同図
中９は、グラインダー加工によってウェハ５の内部に形
成された破砕層である。然る後１表面保護膜７を除去し
てから、研削面８に裏面電極１０を形成して半導体ナツ
プＩＩを製造する。 〔背景技術の問題点〕 このようなウェハの裏面加工方法では、グラインダー加
工は１通常の研磨材方式に比べて。 研削速度が大きく、高速度加工によって生産性を高くで
きる。しかし、加工の際にできる破砕層９が大きい。勿
論メツシュの細い砥石を使用すれば、破砕層９は小さく
なるが、加工面が滑らかになり裏面′４極１θを形成し
た際に、裏面電極１０の接着強度が弱くなり、電極剥れ
や特性劣化を起こす。このため、接着強度を保証するた
めに粗い加工面が必要となる。つまり、粗い砥石を使用
することになり、破砕層１０が大きくなる。 このような大きな破砕層９を有するウェー・５の裏面に
直接裏面電極１０を形成した半導体チップ１１では、こ
れを組込んだ外囲器に熱衝撃試験や熱疲労試験を施すと
、クラックが発生する問題があった。 〔発明の目的〕 本発明は、裏面電極と半導体チップとの接着強度を高め
、かつ、半導体チップにクラックが発生するのを阻止し
たウェー・−の裏面加工方法を提供することをその目的
とするものである。 〔発明の慨要〕 本発明は、グラインダーラップ処理により研削面を形成
した半畳体ワエーの裏面に、０．５〜５μｍのＩＩＧ囲
の深さで化学エツチング処理を施工ことにより％裏面電
極と半導体テップとの接着強度を高め、かつ、半導体テ
ップにクラックが発生するの奮阻止したウェー・−の裏
面加工方法である。 〔発明の実施例〕 以下１本発明の実施例について図面を参照して説明する
。 第２白（２）に示す如く１例えば匝径１００ｍφ、１ｊ
さ４００μｍの気相成長によるウェー２０を用意する。 次いで、このウェーＳ２０の主面側にＩｔｄ知のゾレナ
ー技術により、ペース２１．エミッタ２２を順次ｙｇ成
した後、これらに接続する取出′磁極２３．２４を設け
る。同図中２５は、ウェハ２０の主面に形成された絶縁
層でるる。 次いで、同図（Ｂ） ｉｃ示す如く、ウェー・２０の主
面Ｋ 例えばレジストからなる表面保護膜２６を厚さ約
１０μｍ形成する。次に、例えばす４００のダイヤモン
ド砥石を用いたグラインダー装置により、ウニ／％ ；
ｌ Ｑの裏面に仕上厚さが２００μｍとなるようにグラ
インダー加工を施し、研削面２７を形成する。２８は、
研削面２７からウニ・・２０内部に形成された破砕層で
ろる。 次に、同図（Ｃ）に示す如く、例えば、弗酸：硝酸：酢
酸の容積比が１：５：２の化学エツチング液で約２０秒
間、ウェハ２０の研削面２７にエツチング処理を施し、
深さ約４μｍまで除去する。ここで、化学エツチングを
施す深さは、０．５〜５μｍの範囲で設定する。エツチ
ング深さが０．５μｍに達しない場合には、後述する裏
面電極２９の形成後にクラックが発生するのを阻止でき
ない。エツチング深さが５μｍを越えるとエツチング処
理後の表面が滑らかとなり。 高い接着強度で裏面電極２９を接着できない。 然る後、同図０に示す如く、表面保護膜２６を除去し
、単しτウニ・・と記す。）は、半導体テップの製造過
程での割れや反りを防止するために。 ２３０〜６００μｍの比較的厚い肉厚のものが使用され
ている。このため１通常、裏面電極を形成する直前に、
■熱抵抗を減少させること。 ■ダイシングを容易にすること、■前工程で裏面に拡散
された反対導電型の不純物拡散層を除去すること、など
の目的で第１区内乃至同図（０に示す如く、ウェハの裏
面側に所定深さのグラインダーラップ処理による研削を
施した後、裏面電極を形成している。 すなわち、第１図（４）に示す如く、先ず、主面側に、
ペース１．エミッタ２及びこれらに接続する収出電極３
，４を形成したウェハ５を用意する。なお、同図中６は
、主面に形成された絶に層である。 次いで、このウェー・５の主面に同図田）に示す如く、
レジスト等からなる表面保護膜７を形成した後、その裏
面にグラインダー加工により研削面８を形成する。同図
中９は、グラインダー加工によってウェハ５の内部に形
成された破砕層である。然る後１表面保護膜７を除去し
てから、研削面８に裏面電極１０を形成して半導体ナツ
プＩＩを製造する。 〔背景技術の問題点〕 このようなウェハの裏面加工方法では、グラインダー加
工は１通常の研磨材方式に比べて。 研削速度が大きく、高速度加工によって生産性を高くで
きる。しかし、加工の際にできる破砕層９が大きい。勿
論メツシュの細い砥石を使用すれば、破砕層９は小さく
なるが、加工面が滑らかになり裏面′４極１θを形成し
た際に、裏面電極１０の接着強度が弱くなり、電極剥れ
や特性劣化を起こす。このため、接着強度を保証するた
めに粗い加工面が必要となる。つまり、粗い砥石を使用
することになり、破砕層１０が大きくなる。 このような大きな破砕層９を有するウェー・５の裏面に
直接裏面電極１０を形成した半導体チップ１１では、こ
れを組込んだ外囲器に熱衝撃試験や熱疲労試験を施すと
、クラックが発生する問題があった。 〔発明の目的〕 本発明は、裏面電極と半導体チップとの接着強度を高め
、かつ、半導体チップにクラックが発生するのを阻止し
たウェー・−の裏面加工方法を提供することをその目的
とするものである。 〔発明の慨要〕 本発明は、グラインダーラップ処理により研削面を形成
した半畳体ワエーの裏面に、０．５〜５μｍのＩＩＧ囲
の深さで化学エツチング処理を施工ことにより％裏面電
極と半導体テップとの接着強度を高め、かつ、半導体テ
ップにクラックが発生するの奮阻止したウェー・−の裏
面加工方法である。 〔発明の実施例〕 以下１本発明の実施例について図面を参照して説明する
。 第２白（２）に示す如く１例えば匝径１００ｍφ、１ｊ
さ４００μｍの気相成長によるウェー２０を用意する。 次いで、このウェーＳ２０の主面側にＩｔｄ知のゾレナ
ー技術により、ペース２１．エミッタ２２を順次ｙｇ成
した後、これらに接続する取出′磁極２３．２４を設け
る。同図中２５は、ウェハ２０の主面に形成された絶縁
層でるる。 次いで、同図（Ｂ） ｉｃ示す如く、ウェー・２０の主
面Ｋ 例えばレジストからなる表面保護膜２６を厚さ約
１０μｍ形成する。次に、例えばす４００のダイヤモン
ド砥石を用いたグラインダー装置により、ウニ／％ ；
ｌ Ｑの裏面に仕上厚さが２００μｍとなるようにグラ
インダー加工を施し、研削面２７を形成する。２８は、
研削面２７からウニ・・２０内部に形成された破砕層で
ろる。 次に、同図（Ｃ）に示す如く、例えば、弗酸：硝酸：酢
酸の容積比が１：５：２の化学エツチング液で約２０秒
間、ウェハ２０の研削面２７にエツチング処理を施し、
深さ約４μｍまで除去する。ここで、化学エツチングを
施す深さは、０．５〜５μｍの範囲で設定する。エツチ
ング深さが０．５μｍに達しない場合には、後述する裏
面電極２９の形成後にクラックが発生するのを阻止でき
ない。エツチング深さが５μｍを越えるとエツチング処
理後の表面が滑らかとなり。 高い接着強度で裏面電極２９を接着できない。 然る後、同図０に示す如く、表面保護膜２６を除去し
【
から、エラリング処理されたウエノ葛２０の裏面側に裏
面電極２９を形成して半導体ナツノユＪを得る。 このようにして得られたデツプサイズ５ｓ】、厚さ２０
０μｍの半導体ｒツゾユユに熱疲労試験を５０００回繰
り返して施したところ、クラックの発生は全く認められ
なかった。また、同時に熱衝撃試験を５００回繰り返し
て施したところ、クラックの発生は全く認められなかっ
た。 これに比べて従来のウェハの裏面加工方法にて得られた
半導体チップでは、同様の熱疲労試験ではクラックを０
．２係生じた。また、熱衝撃試験では、０．０５〜０，
１チのクラックによる不良品が発生したことが確認され
た。 また、裏面−ｄ極２９は、極めて高い接着強度でウェハ
２０に接着していることが確認された。 〔発明の′ツ果〕 以上説明した如く、本発明に係るウェー・−の裏面加工
方法によれば、半導体テップと裏面電極との接着強度を
高め、かつ、半導体チップにクラックが発生１−るのを
阻止することができるものである。
から、エラリング処理されたウエノ葛２０の裏面側に裏
面電極２９を形成して半導体ナツノユＪを得る。 このようにして得られたデツプサイズ５ｓ】、厚さ２０
０μｍの半導体ｒツゾユユに熱疲労試験を５０００回繰
り返して施したところ、クラックの発生は全く認められ
なかった。また、同時に熱衝撃試験を５００回繰り返し
て施したところ、クラックの発生は全く認められなかっ
た。 これに比べて従来のウェハの裏面加工方法にて得られた
半導体チップでは、同様の熱疲労試験ではクラックを０
．２係生じた。また、熱衝撃試験では、０．０５〜０，
１チのクラックによる不良品が発生したことが確認され
た。 また、裏面−ｄ極２９は、極めて高い接着強度でウェハ
２０に接着していることが確認された。 〔発明の′ツ果〕 以上説明した如く、本発明に係るウェー・−の裏面加工
方法によれば、半導体テップと裏面電極との接着強度を
高め、かつ、半導体チップにクラックが発生１−るのを
阻止することができるものである。
第１図囚乃至同図（Ｃ）は、従来のウェー１の裏面加工
方法を工程順に示す説明図、第２図（４）乃至同図０は
、本発明方法を工程順に示す説明図でろる。 ２θ・・・ウェハ、２１・・・ペース、２２・・・エミ
ッタ、２３，２４・・・取出電極、２５・・・絶縁層、
２６・・・表面保護膜、２７・・・研削面、２８・・・
破砕層。 ２９・・・裏面電極、３０−・・・半導体ナツゾ出願人
代理人 弁理士 鈴 江 武 彦第１図 第２図
方法を工程順に示す説明図、第２図（４）乃至同図０は
、本発明方法を工程順に示す説明図でろる。 ２θ・・・ウェハ、２１・・・ペース、２２・・・エミ
ッタ、２３，２４・・・取出電極、２５・・・絶縁層、
２６・・・表面保護膜、２７・・・研削面、２８・・・
破砕層。 ２９・・・裏面電極、３０−・・・半導体ナツゾ出願人
代理人 弁理士 鈴 江 武 彦第１図 第２図
Claims (1)
- 半導体ウェハの素子を形成しない裏面に、研削面を形成
した後、該研削面に０．５・−５μｍの範囲の深さで化
学エツチング処理を施すことを特徴とするウェー・の裏
面加工方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7502283A JPS59201425A (ja) | 1983-04-28 | 1983-04-28 | ウエハ−の裏面加工方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7502283A JPS59201425A (ja) | 1983-04-28 | 1983-04-28 | ウエハ−の裏面加工方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59201425A true JPS59201425A (ja) | 1984-11-15 |
Family
ID=13564134
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7502283A Pending JPS59201425A (ja) | 1983-04-28 | 1983-04-28 | ウエハ−の裏面加工方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59201425A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1453090A2 (en) * | 2003-02-25 | 2004-09-01 | Sanyo Electric Co., Ltd. | Manufacturing method of semiconductor device |
| US7056811B2 (en) | 2003-06-10 | 2006-06-06 | Sanyo Electric Co., Ltd. | Method for manufacturing semiconductor device |
-
1983
- 1983-04-28 JP JP7502283A patent/JPS59201425A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1453090A2 (en) * | 2003-02-25 | 2004-09-01 | Sanyo Electric Co., Ltd. | Manufacturing method of semiconductor device |
| EP1453090A3 (en) * | 2003-02-25 | 2008-06-04 | Sanyo Electric Co., Ltd. | Manufacturing method of semiconductor device |
| US7981807B2 (en) | 2003-02-25 | 2011-07-19 | Sanyo Electric Co., Ltd. | Manufacturing method of semiconductor device with smoothing |
| US7056811B2 (en) | 2003-06-10 | 2006-06-06 | Sanyo Electric Co., Ltd. | Method for manufacturing semiconductor device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3358550B2 (ja) | Ｓｏｉウエーハの製造方法ならびにこの方法で製造されるｓｏｉウエーハ | |
| US4722130A (en) | Method of manufacturing a semiconductor device | |
| JP3395661B2 (ja) | Ｓｏｉウエーハの製造方法 | |
| WO2001073831A1 (fr) | Procede d'obtention de tranches de silicium ou de soi et tranches ainsi obtenues | |
| US20210358740A1 (en) | Method for manufacturing semiconductor device and manufacturing method of the same | |
| JP2610703B2 (ja) | 半導体素子の製造方法 | |
| JPH0121618B2 (ja) | ||
| JPH0917984A (ja) | 貼り合わせｓｏｉ基板の製造方法 | |
| JP3632531B2 (ja) | 半導体基板の製造方法 | |
| JPS60121715A (ja) | 半導体ウエハの接合方法 | |
| JPS59201425A (ja) | ウエハ−の裏面加工方法 | |
| WO2003046994A1 (fr) | Procede de fabrication d'une tranche collee | |
| JPH05226305A (ja) | 張合せウェハの製造方法 | |
| JPH10209408A (ja) | Ｓｏｉ基板の製造方法 | |
| JPH04223356A (ja) | 半導体装置の製造方法 | |
| JPH05109678A (ja) | Ｓｏｉ基板の製造方法 | |
| JPH03270156A (ja) | 半導体装置の製造方法 | |
| JPH0389519A (ja) | 半導体基板の製法 | |
| JPS59136926A (ja) | 半導体装置の製法 | |
| JPH05218196A (ja) | 半導体チップの製造方法 | |
| JPH0837169A (ja) | 半導体基板の研削方法及び研削装置及び半導体装置の製造方法 | |
| JPH04199632A (ja) | Ｓｏｉウエハ及びその製造方法 | |
| JPH04336448A (ja) | 半導体装置の製造方法 | |
| JPH06325991A (ja) | 半導体素子の製造方法 | |
| JP2001230166A (ja) | 半導体基板およびその製造方法 |