JPS5920139B2 - デ−タバツフアメモリ - Google Patents

Description

【発明の詳細な説明】 この発明は、バツフアメモリの充填状態に応じてデータ
を書込むべき入力域をデータを読出すべき出力域に実質
的にできるだけ近くとれるようにする論理装置を具え、
更に入力バスを具え、これを経てデータをバツフアメモ
リへ、詳しく云うと書込むように割り当てられたバツフ
アメモリのレジスタの入力域へ印加し、バツフアメモリ
の最終段レジスタに接続された出力部を具え、ここに読
出されたデータが現われるようにした先入れ先出しの形
のデータバツフアメモリに関するものである。

この種の「先入れ先出し」形のデータバツフアメモリと
して（ま様々なものが知られているが、それらは就中デ
イジタルデータ処理やデータ通信システムで、データが
入力端子に供給される速度とデータが出力端子から取り
出される速度との間にくい違いがある場合で、緩衝装置
として働らいている。これらの多数の既知のバツフアメ
モリは構造が簡単で、特にバツフアメモリの各セクシヨ
ン間に明らかな反復性があることが特徴をなしている。
この点が明白な一例は米国特許第３７４５５３５号（特
願昭４６−７８５９２号）明細書に記載されているバツ
フアメモリである。ところで、この種のバツフアメモリ
で問題となる点はバツフアメモリの容量がｎセクシヨン
である場合、空のバツフアメモリに印加されたメツセー
ジはｎクロツクパルスサイクル経時しなければ出力端子
に現われないことである。

こうすると殊にｎが大きい場合（ｎ〉３２）、実用上許
容し難い程遅延時間が長くなる。これらのバツフアメモ
リは固定入力域と固定出力域とを有するものとして特徴
づけられる。この種の遅延問題を含まないタイプのバツ
フアメモリも知られている。

それは計数装置を使用してバツフアメモリの活動させよ
うと思う入力域と出力域とを可変にし、データ特に「空
セクシヨン」内のデータを入力域から出力域へ転送する
のに必ずしも全レジスタ段を通過させる必要がないよう
にしたものである。このタイプの緩衝装置は英国特許第
１４７９７７４号明細書から既知である。しかしこのタ
イプの緩衝装置にも問題がない訳ではなく、その最たる
ものは殊に緩衝装置に多数のセクシヨンを設ける場合に
制御装置が著しく複雑になることである。入力域と出力
域を指定するためには高い計数容量を有するカウンタと
高級なデコデイング兼選択回路網とが必要とされる。更
に大きな緩衝装置を作るために小さな緩衝装置を多数リ
ンクさせるには尚一層複雑となるのを避けることができ
ない。回路や装置を正しく集積回路に組むことが要求さ
れるにつれ、このバツフアメモリ数も主要部に反復性を
持たせた構造にすることが関心を集めている。

更に複雑さを加えなくても多数のバツフアメモリをリン
クさせ得るようにする必要が増している。このようなこ
とを解決し、しかも上述した遅延時間が長くなるという
問題を含まないタイプのバツフアメモリも既知であつて
、米国特許第３６４６５２６号明細書に開示されている
。その記載によれば、そのバツフアメモリは可変人力域
と固定出力域とを具えるものであつて、入力バスからバ
ツフアメモリのしかるべき位置にデータを印加するのに
マーカビツトを用いて可変人力域としたものである。こ
のデータを印加すべき位置はバツフアメモリの出力域に
できるだけ近く位置する空のセクシヨンであつて、この
位置とバツフアメモリの出力域との間にはデータで充ち
たセクシヨンばかりが続くようにする。しかしこのバツ
フアメモリは特殊な構造を有するもので、バツフアメモ
リのデータセクシヨン制御用ビツトであるマーカビツト
を唯一個用い、それが１ビツトのデータ路を形成する。
そのためバツフアメモリの或るセクシヨンがデータビツ
トと並んでマーカビツトを転送するのに使われる。この
ため、このようなバツフアメモリでは次のような間違い
が生ずる危険がある。即ち或る１ビツトが不当にもマー
カビツトと認定され、データの流れの制御が乱れるとい
う危険である。このようなバツフアメモリの安定性の乱
れの危険は決して仮想的なものではない。蓋しここでは
入力バスからバツフアメモリへの正しい入力位置に関し
て恒久的な不確定性が生じ得るからである。本発明の目
的とするところは可変人力域と固定出力域とを具え、シ
ンプルで反復性のある構造を有し、更にデータの遅延時
間が最小であるばかりでなく、自己安定性をも有する前
述したタイプのバツフアメモリを提供するにある。

この目的を達成するため、本発明データバツフアメモリ
は前記論理装置を主としてバツフアメモリのセクシヨン
毎に且つ接続を除いて少なくとも機能的にはバツフアメ
モリ本体部からは独立するようにして設け、この論理装
置をｎ個のレジスタ（０，・・・・・・，ｎ−１）を具
えるバツフアメモリのために下記の信号を発生できるも
のとし、それらの信号を、ａ）Ａｐｐ（ＩＹ−Ｃｒｅｑ
−ｊ／ｓ−ＳＯｓ（ｊ）・ｓ（１＋１）（どれはバツフ
アメモリの外部からの要求信号「０ｒｅｑ」に応答して
入力バスからデータを取り込むべきバツフアメモリのレ
ジスタ（１）を表示する信号であつて、ここでｊ／２−
０山）・ｓ（１＋１）は一連の空きレジスタ（０，・・
・・・・，ｉ）の中から後段に充ちたレジスタ（１＋１
）が続く空きレジスタ（１）がどれであるかを決めるも
のである。

）゛と、ｂ） Ｓｈ（１）＝ｓ（１−１）・石）（これ
はこの条件が満足される時バツフアメモリの内部で出力
域の方向にデータをシフトさせるためのシフト信号であ
つて、ここでｓ（１−１）＝１は前段のレジスタが「充
ちている」状態であることを表示し、ｓ（１）＝１は当
該レジスタ（１）が「空き」状態であることを表示する
。

）と、ｃ） ｓ（１）：＝１（これは信号Ａｐｐ（１）
又はＳｈ（１）の結果レジスタ（１）が充ちていること
を表わす状態信号であつて、この状態信号ｓ（１）はレ
ジスタ０≦ｉ＜ｎ−１については信号Ｓｈ（１＋１）に
よりレジスタ（１）の内容が先の方にシフトした時ｓ（
１）：＝Ｏとなり、レジスタ（ｎ−１）についてはバツ
フアメモリの外部から読出しの目的で肯定信号（Ｅｒｓ
）が与えられ、レジスタ（ｎ−１）が読出された後でｓ
（ｎ−１）：＝０となるものである。

）となることを特徴とする。

ここで本質的な点は論理装置によつて形成される制御部
とデータ転送部との間に混用がないことである。

データ転送部のデータ路の幅は任意に選ぶことができる
。データ部の幅に関しては何の制限もない。また本発明
データバツフアメモリではデータを入力バスから印加す
べきレジスタ（１）は入力側から見て後段にはずつと充
ちたレジスタだけが続く第１の空のレジスタ（即ち第１
の充ちたレジスタの直前のレジスタ）として一義的に決
まるから、入力バスからバツフアメモリのレジスタにデ
ータを入れるべき位置に関しては何の曖昧さもない。斯
くして不確定性が除去される。更にこれによりバツフア
メモリを通過することに伴なう遅延時間も最小になる。
また今日ポピユラ一となつている双安定素子を採用して
セクシヨン毎に構成したから、集積回路化する上で好ま
しいシンプルな構造になつている。構成がモジユラ一構
成である結果、データバツフアメモリの少なくともセク
シヨン毎に集積回路化して関連レジスタと関連論理装置
とを構成することができる。またバツフアメモリのセク
シヨン毎にあるレジスタと論理装置とを夫々少なくとも
１個のグループにまとめて集積回路化することも可能で
ある。このようなモジユラ一構造は複数個のバツフアメ
モリが簡単にリンクさせて所望通りの長さにできること
をも意味する。図面につき本発明を説明する。

但し、以下の説明は例であつて本発明（′１ｔこれに限
定されるものではない。第１図は可変人力域と固定出力
域とを具える「先入れ先出し］形のバツフアメモリの略
図である。

このバツフアメモリには符号ＦＩＦＯを付して示す。Ｉ
ＮＢはデータをバツフアメモリ、特に、このバツフアメ
モリの一つのセクシヨンＴ（０），・・・・・・Ｔ（ｎ
−２），Ｔ（ｎ−１）における割り当てられたレジスタ
の入力端子に印加する際にデータを通す入力バスを示す
。これにより可変人力域が構成されるが、これを一点鎖
線の矢印で示した。固定出力域はバツフアメモリの最終
セクシヨンＴ（ｎ−１）のレジスタの出力側にある。第
２図は本発明バツフアメモリの一実施例のプロツク図で
ある。

このバツフアメモリは複数個のレジスタＲＥＧ（０）・
・・・・・ＲＥＧ（１−１），ＲＥＧ（１）・・・・・
・ＲＥＧ（ｎ−１）を具えるレジスタ部を主体とする。
これらのレジスタＲＥＧ（１）は印加されたデータを蓄
わえる働らきをする。各レジスタＲＥＧ（１）は１個又
は複数個のステージ１，２，・・・・・・ｋから成る。
これは「幅」に関してデータ路を自由に選択できる可能
性を示している。各レジスタＲＥＧ（１）毎に１ビツト
のデータ路が１ステージ（１）等を必要とする。第２図
では入力バスＩＮＢは全レジスタＲＥＧ（０）・・・・
・・ＲＥＧ（ｎ−１）を貫いて延在している。各レジス
タＲＥＧ（１）の（各ステージ１，２，・・・・・・ｋ
）入力端子を夫々１本の入力バスＩＮＢに接続する。こ
の際ＡＮＤゲートを介在させ、レジスタＲＥＧ（０）の
関連レジスタステージ１，２，・・・・・・ｋに対して
１０１，０２，・・・・・・１０ｋを当て、レジスタＲ
ＥＧ（１）の関連レジスタステージ１，２，・・・・・
・ｋに対してＩｉｌ，Ｉｉ２，・・・・・・Ｉｉｋを当
てる等々。レジスタ群ＲＥＧ（０）・・・・・・ＲＥＧ
（ｎ−１）の中からどの一つを入力バスＩＮＢに接続す
るかを選択するのはバツフアメモリの各セクシヨン毎に
設けられている論理装置ＬＭ（０）・・・・・・ＬＭ（
１−１），ＬＭ（１），・・・・・・ＬＭ（ｎ一１）の
仕事である。これらの論理装置ＬＭ（０）・・・・・・
ＬＭ（１）・・・・・・ＬＭ（ｎ−１）から信号Ａｐｐ
（０）・・・・・・Ａｐｐ（１）・・・・・・又はＡｐ
ｐ（ｎ−１）が作られて前記ＡＮＤゲート（１０１，・
・・・・・ＩＯｋ）・・・・・・（Ｉｉｌ，・・・・・
・Ｉｉｋ）・・・・・・又は（１（ｎ−１，１）・・・
・・・１（ｎ−１，ｋ））に印加される。これにより入
力バスＩＮＢからデータを印加すべき一つのレジスタ例
えばＲＥＧ（１）が選択される。なお、バツフアメモリ
の最後のセクシヨンに当たるレジスタＲＥＧ（ｎ−１）
はバツフアメモリの出力域０ＵＴを構成する。このＲＥ
Ｇ（ｎ−１）の記憶内容は常時出力側に取り出し可能で
ある。バツフアメモリ（詳しくはＬＭ（ｎ−１）で作ら
れる信号ＳＦＩは出力域０ＵＴ（を成すＲＥＧ（ｎ−１
））内に有効な情報が入つているか否かを表示する。有
効な情報（データ）が入つている周辺（ユーザ）により
取り出され終ると、バツフアメモリの外部から肯定信号
″Ｅｒｓ″が与えられ、レジスタＲＥＧ（ｎ−１）を解
放して次のデータをここに蓄わえる。バツフアメモリの
各セクシヨン間でデータをシフトさせる目的で、隣接す
る２個のレジスタの各ステージ間にＡＮＤゲート（ＵＯ
ｌ，ＵＯ２，・・・・・・ＵＯｋ）・・・・・・（Ｕｉ
ｌ，Ｕｉ２，・・・・・・Ｕｉｋ）等を介在させ、これ
らをＡＮＤゲートを介して前段のレジスタのステージの
出力端子を後段のレジスタの対応するステージの入力端
子に接続する。但し、ＡＮＤゲート群（ＵＯｌ，・・・
・・・ＵＯｋ）だけは破線で示したが、これはこれらの
ＡＮＤゲートは第１セクシヨンの手前にあり、必要とし
ないからである。第２図の実施例ではこのように各レジ
スタの各ステージ毎にその入力端子が入力バスＩＮＢか
ら来る入力信号に対しても使われ得ると共に、前段のレ
ジスタの対応するステージから来るシフトされたデータ
である入力信号に対しても使われ得るようになつている
。データのシフトは論理装置例えばＬＭ（１）で作られ
るシフト信号Ｓｈ（１）で制御される。最後にバツフア
メモリ全体をＡｐｐ（１）があるのかＳｈ（１）がある
のかという状況で条件づけられたクロツク信号（図示せ
ず）で制御する。次にバツフアメモリは各セクシヨンＲ
ＥＧ（１）毎に上述したように論理装置ＬＭ（１）を具
える制御部を具える。而してこれらの論理装置例えばＬ
Ｍ（１）で発生される信号には上記の信号Ａｐｐ（１）
及びＳｈ（１）の他に状況信号ｓ（１）がある。この状
況信号ｓ（１）は当該レジスタに情報が入つているのか
（「１」）空なのか（「０ｊ）という現在の状況を表示
したり、レジスタ群ＲＥＧ（０）・・・・・・ＲＥＧ（
１）の組合わせの状況信号ふｓ（ｊ）のブールＡＮＤ関
数を表示したりする。後者ｑ参ｓ（ｊ）はｓ（０）Ｎｓ
（１）ｎ・・・・・・Ｎｓ（ｊ）ｎ・・・・・・Ｎｓ（
１−１）Ｎｓ（１）ということである。論理装置と信号
についてのこれ以上の詳細は後に第５，６及び７図につ
き詳説する。信号”Ｃａｃｋｌについても同様とする。
この″Ｃａｃｋ″信号は印加されたデータがレジスタＲ
ＥＧ（１）内に蓄わえられたことを表示するべくバツフ
アメモリから外部に送られる一種の肯定信号である。信
号″Ｃｒｅｑ″についても同様とする。この６ｃｒｅｑ
゛信号は外部からバツフアメモリに与えられるバツフア
メモリ内にデータを蓄わえるように求める一種の要求信
号である。信号″ＳＦＩ″についても同様とする。この
６ＳＦＩ１信号はバツフアメモリの少なくとも一つのレ
ジスタ、殊に本例の場合は最終段のレジスタＲＥＧ（ｎ
−１）内にデータが入つていることを表示するものであ
る。第３図と第４図とは第２図のバツフアメモリを集積
回路で組む際の組立て方を示すものである。

第２図のバツフアメモリはモジユール構造をしているか
ら様々な態様で集積回路化できる。第３図は符号ＩＯ，
・・・・・・１１・・・・・・で示したように少なくと
も一個のセクシヨン毎に集積回路化できることを示した
ものである。例えばレジスタＲＥＧ（０）と論理装置Ｌ
Ｍ（０）とを一緒にして一個のＩＣに組む。こうしてで
きる各１Ｃ（ＶＩｉ）間を入力バスＩＮＢで結んでレジ
スタ部を形成し、更に隣接バツフアメモリセクシヨンの
各ステージ間を結線し、前段のセクシヨンから後段のセ
クシヨンヘデータをシフトできるようにする。論理装置
間及びそれらと入出力部間での諸種の信号のやりとりは
第３図では信号ライン束ＣＢで略式図示した。第４図は
レジスタＲＥＧ（０）・・・・・・ＲＥＧ（ｎ−１）だ
けをグループ（ＨＩＲ）分けしてグループＨＩＲｌ，・
・・・・・ＨＩＲｐ毎に一個の集積回路化し、別に論理
装置ＬＭ（０）・・・・・・ＬＭ（ｎ−１）だけをグル
ープ（ＨＩＬＭ）分けしてグループＨＩＬＭｌ，・・・
・・・ＨＩＬＭｒｎ毎に一個の集積回路化することも可
能なことを示したものである。明らかにバツフアメモリ
全体を一個の集積回路に組むことも可能である。而して
以下にーセクシヨン当りの論理回路の実施 ５例を詳細
に説明するところから判かるようにどのようにして組分
けしてもそれらの間のリンクが問題となることはない。
第５図はバツフア一のセクシヨン（１）のレジスタＲＥ
Ｇ（１）の制御用の論理装置ＬＭ（ｉ）の一実施例を
・詳細に示したものである。

本例では論理装置ＬＭ（１）にセツト入力端子ＳＩ及び
りセツト入力端子ＲＩ並びに出力端子Ｑ及びＱを有する
フリツプフロツプＦＦｉを設ける。更に本実施例では３
個の論理ＡＮＤゲートＥｌ，Ｅ２及びＥ３を設ける。全
体としてこの論理装置は構造がシンプルである６他の実
施例ではこれ以外の論理素子、例えばＮＡＮＤゲート等
もたやすく使用できる。重要なことは論理装置により実
行しようと？う論理演算を実際にこれらの論理装置で実
行できることである。論理装置ＬＭ（１）で実行すべき
論理演算はバツフアメモリの制御に必要な信号を発生さ
せるようなものである。このような信号としては下記の
ものがある。ａ）・Ａｐｐ（１）：この信号はデータを
入力バスから前記ゲートＩｌ，・・・・・・Ｉｉｋを経
てレジスタＲＥＧ（１）へ転送させるものである。

この信号がＡｐｐ（１）＝１（論理１値）となるのは条
件Ｃｒｅｑ・．とＳ。）・ｓ（１＋１）が「真」（即ち
論理↓〒をもつこと）である時である。この条件が満足
されるか否かはＡＮＤゲートＥ３で決められるが、その
ためには先ずＡＮＤゲートＥ２で式ｊど）。山）＝１で
あるか否かを決めねばならない。これはレジスタＲＥＯ
（．ｉ）及びそれに先行する全てのレジスタ（これがブ
ール代数のＡＮＤ記１うｐ意味である）が空でなければ
ならぬという条件を満足しているか否かということであ
る。そしてこの情報と、次段のレジスタＲＥＧ（１＋１
）が充ちている〔これは状況信号ｓ（１＋１）が「真」
（＝１）ということで表わされる。〕か否かという情報
と、外部からバツフアメモリの要求「Ｃｒｅｑ」がある
か否かという情報とを基にＡＮＤゲートＥ３で前記の式
１ −Ｃｒｅｑ−ｊ／−０ｓ（ｊ）・ｓ（１＋１）
が真か否かをテストする。

ｂ） Ｓｈ＝ｓ（１−１）・ｓ（１）これは殊にバツフ
アメモリの出力域からデータが取り出され終つた後にバ
ツフアメモリ内部でその他のデータをシフトさせるため
のシフト信号である。

シフトさせる目的は出力側から見て常時データがバツフ
アメモリ内に秩序正しく存在するようにするにある。こ
れはＡＮＤゲートＥ１で条件ｓ（１一１）・ｓ（１）を
モニタすることにより行なわれる。この条件式ｓ（１−
１）・ｓ（１）が「真」であつてシフト信号Ｓｈ（１）
が出現するというのは、レジスタＲＥＧ（１）が空（状
況ｓ（１）＝１）で、前段のレジスタＲＥＧ（１−１）
が充ちている（状況ｓ（１−１）＝１）場合である。ｃ
）上記ａ）及びｂ）二つの信号が上述したところに従つ
て決まることに基づいて、バツフアメモリの当該セクシ
ヨンＲＥＧ（１）の状況信号も決まる。

Ａｐｐ（１）又はＳｈ（１）が「真」、即ち＝１である
条件の下ではＲ．ＥＧ（１）が充たされる。この時状況
信号はｓ（１）＝１になる（これを論理式で表現すれば
ｓ（１）：＝１と表わせる。但し、：というのは「〜と
なる」ということを意味する）。信号Ａｐｐ（１）も信
号Ｓｈ（１）もいずれもフリツプフロツプＦＦｉを位置
Ｑ＝１にセツトする。即ちｓ（１）＝１となる。空であ
るか丁度空になり終つたばかりの次段のレジスタＲＥＧ
（１＋１）から前記ゲートＵｉｌ，・・・・・・Ｕｉｋ
を経て送られてきた信号Ｓｈ（１＋１）に基づきレジス
タＲＥＧ（１）の情報が取り出され、ＲＥＧ（１）が空
になつている時はＳｈ（１＋１）がフリツフソロツプＦ
Ｆｉのりセツト入力端子ＲＩにも印加され、フリツプフ
ロツプＦＦｉは位置Ｑ＝０即ちｓ（ｉ）＝Ｏ１にりセツ
トされる。斯くしてｍ）＝０＝１となり、状況信号ｓ（
１）＝Ｏであることを意味する。論理装置ＬＭ（１）で
作られるこれらの３個の信号Ａｐｐ（１），Ｓｈ（１）
及びｓ（１）と要求信号「Ｃｒｅｑ」との組合わせより
、全バツフアメモリが制御される。第５図から明らかな
ように、論理装置ＬＭ（１）は多数の入力端子、即ち左
側に信号ｓ（１−１）用？入力端子、信号とＳｓＯ）（
但し、１ゲ＝ン〒ト）用の入力端子、要求信号「Ｃｒｅ
ｑ」用の入力端子並びに右側に信号ｓ（１＋１）用の入
力端子及び信号Ｓｈ（１＋１）用の入力端子を具えてい
る。

他方論理装置ＬＭ（１）の出力端子には左側にある信号
Ｓｈ（１）用のもの及び信号ｓ（１）用のものと並びに
右側にある信号ふｓ′０）用のもの及び信号ｓ（１）用
のものとがあり、更に所望により論理装置ＬＭ（１）を
通過する要求信号「Ｃｒｅｑ」用のものを設ける。これ
らの入力端子と出力端子とはＬＭ（０）からＬＭ（ｎ−
１）迄全部の論理装置につき同一とする。

即ち各論理装置の構造を全部同一にする。こうしてバツ
フアメモリの反復性が確保される。この点をはつきりさ
せるために第６図にバツフアメモリの第１セクシヨンた
るレジスタＲＥＧ（０）と関連する論理装置ＬＭ（０）
の詳細を示す。この第６図の回路図は基本的には第５図
と同じであり、ＥｌＯが第５図のＥ１と同一機能を果た
し、Ｅ２Ｏが第５図のＥ２と同一の機能を果たし、Ｅ３
Ｏが第５図のＥ３と同一の機能を果たす。唯一つの相違
点は第６図のＬＭ（０）の左側の信号構成にある。蓋し
、ＬＭ（０）の場合は前段のセクシヨンというものがな
いから、信号る１司）（ラインａ上）や信号ｓ（１−１
）（ラインｂ上）というものがありえないからである。
そこで制御操作を実行するには入力端子ａに論理値「１
」を持つ信号を印加し（全ての「前段」が空で？Ｒ冒）
＝１に相当する）、入力端子ｂに論理値「０」を有する
信号を印加する（直前のものが空でｓ（１−１）＝０に
相当する）。またバツフアメモリを左側に延長させず、
この第１セクシヨンの前段にセクシヨンを設けない限り
、前段に信号ｓ（１）＝ｓ（０）やＳｈ（１）＝Ｓｈ（
０）を送る必要はなく、そのための左側の出力端子も不
要である。この場合でも入力端子ａ及びｂは通常のよう
に用いられているのであり、バツフアメモリを左側に延
最させることには何の問題もない。第７図はバツフアメ
モリの反対側の最終段即ちその前段の方向にバツフアメ
モリが延在しているという段についても論理装置ＬＭ（
ｎ一１）を設けることに何の問題もないことを示したも
のである。なお、第６図の回路には（多くのデータ処理
装置では必要になることだが）所望により肯定信号「Ｃ
ａｃｋ」を取り出せるようにし、印加データが一個のレ
ジスタ内に蓄わえられ終つたことを表示させることがで
きる。バツフアメモリが完全に一杯になると新たなデー
タは蓄積されないから「Ｃｒａｃｋ」も発生しないこと
になる。これはＲＥＧ（０）が充ちるとｓ（０）：＝１
となるという形で表わせる。「Ｃａｃｋ」信号はＡＮＤ
ゲートＥ４Ｏにより論理装置ＬＭ（０）で簡単に発生さ
せることができる。これにより条件ｓ（０）・Ｃｒｅｑ
が満足されているか否かが判かる。こうするのはレジス
タＲＥＧ（０）が空に止まる限り（これはｓ（０）＝１
を意味する）、要求信号Ｃｒｅｑ＝１が来れば新しいデ
ータをなお蓄わえ得るという内容を表示する必要がある
からである。こうしてＣａｃｋ＝Ｃｒｅｑ・ｓ（０）（
これは図示していないフリツプフロツプに蓄わえられる
）に基づき、肯定信号がバツフアメモリの外部に何時で
も与えられ、データがレジスタＲＥＧ（０）から取り出
され終つていることを表示する。バツフアメモリが完全
に充ちている時は、それ以上データを入れられない訳で
、「Ｃａｃｋ］信号は発生しない（関連フリツプフロツ
プはりセツトになる）。このようにして（例えばデータ
処理装置により）外部からバツフアメモリに新規に印加
されたデータが取り出され終つているか否かを知ること
ができる。第６図の場合と同様に、第７図は論理装置Ｌ
Ｍ（ｎ−１）の詳細を示したものであつて、この論理装
置ＬＭ（ｎ−１）はレジスタＲＥＧ（ｎ−１）と共にバ
ツフアメモリの最終段のセクシヨンを構成する。

この回路も第５図の回路と基本的な点では同一である。
蓋し、Ｅ１（ｎ−１）がＥ１の機能を果たし、Ｅ２（ｎ
−１）がＥ２の機能を果たし、Ｅ３（ｎ−１）がＥ３の
機能を果たすからである。第７図の回路の左側の信号は
第５図の回路の左側の信号に完全に対応する。唯一つの
相違点は第７図の論理装置のＬＭ（ｎ−１）の右側の信
号の状況にある。蓋し、ここでは後段のセクシヨンと云
うものがないから、信号ｓ（１＋１）＝ｓ（ｎ）という
ものがあり得ないからである。制御を実行できるために
は、ここでも信号Ｖ１＝１（論理１値）をこの入力端子
に印加する。更に明らかにシフト信号Ｓｈ（ｎ）も現わ
れない。しかし、ＲＥＧ（ｎ−１）はバツフアメモリ全
体の出力域を構成するから信号「Ｅｒｓ」が存在する。
この信号「Ｅｒｓ」はバツフアメモリの外部から与えら
れる肯定信号であつて、データがバツフアメモリから（
即ちＲＥＧ（ｎ−１）から）読出され終つたことを表示
する。それ故ＬＭ（ｎ−１）にとつて信号「Ｅｒｓ」が
あたかもシフトが行なわれたことを表示するような効果
を有するから、Ｅｒｓ＝Ｓｈ（ｎ）と云うことが許され
よう。出力信号シ吉く晶）及びｓ（ｎ−１）（並びに「
Ｃｒｅｑ」）はこれ以上は使われない。しかし、バツフ
アメモリを拡張する必要が生じたり或はこのバツフアメ
モリを他のバツフアメモリの前段に配置する場合は、こ
れらの信号を普通のように使用する。これにより何等複
雑さを増さずにバツフアメモリを拡張できる。付加的な
利点はバツフアメモリの外部へ少なくとも一個のセクシ
ヨンが充ちていることを表示する信号ＳＦＩとして信号
ｓ（ｎ−１）を使用できることである。上記シフト機構
にあつてはこのセクシヨンは常に最後のセクシヨンであ
り、従つてｓ（ｎ−１）−１ならばこれで晴報ＳＦＩが
決まつてしまうのである。これはデータが出力ライン上
にあることを意味する。バツフアメモリを簡単に拡張で
きる可能性に関しては、この拡張が必ずしも全部の信号
ラインを（次段又は前段のバツフアメモリへ）延長させ
ることを要することを意味するものではないことに注意
されたい（殊に集積回路の場合）。

互に集結しようと思う２個の同一のバツフアメモリの「
Ｃｒｅｑ」信号入力端子をＳＦＩ信号出力端子に接続し
、「Ｅｒｓ」信号入力端子を「Ｃａｃｋ」信号出力端子
に接続すれば足りる。しかし、その場合でも遅延時間が
増加する。即ち１段バツフアメモリを付加する毎に１単
位（この場合１単位とは１段バツフアメモリを通過する
に要する最小遅延時間である）だけ遅延時間が増加する
。しかし上述した方法によればバツフアメモリＩＣに過
剰な入出力端子を設けないですむ。論理装置を上述した
ような構造にすると、可変人力域と固定出力域とを具え
、新規に印加されたデータに対する遅延時間が常に最小
ですむ先入れ先出しの形のバツフアメモリが得られる。

蓋し、新規のデータは必らずできるだけバツフアメモリ
の出力域に近いセクシヨンに入れられるからである。前
述したようなＡｐｐ（１）信号の働らきにより充ちてい
るレジスタＲＥＧ（１＋１）の直前の第１の空のレジス
タ（即ちこの前段は全て空のレジスタだけであること）
が充たされる。入力バスからレジスタ内にデータを蓄わ
える位置はこれで決まりそこには不確実さがない。Ａｐ
ｐ（１）＝１が成立する位置は常に１個だけである。更
に信号Ｓｈ（１）によりバツフア内に［ホール」ができ
るのは暫定的なものにすぎなくなる。即ち充ちているセ
クシヨン同士の間にある空のセクシヨンはどんどん埋め
られてゆく。これは何処かでｓ（１）＝１からｓ（１）
０へ誤つて変わつてもそのような「ホール」は直ちに埋
められることを意味する。この時このレジスタＲＥＧ（
１）内のデータは失なわれる（シフトしてきたデータで
消される）が、不確定な状況は生じない。また何処かで
誤つて状況ｓ（１）＝０からｓ（１）＝１に変つても、
この状況は同じシフト機構によつてバツフアメモリ内の
第１の充ちたセクシヨンの前段迄シフトさせられ、引き
続いて出力域にシフトさせられ、普通のように「Ｅｒｓ
」信号で外部へ出されてしまう。こうして偽の情報を入
れたセクシヨンが発生してもこの情報は出力域の方へ送
られ、バツフアメモリ内に永久的に不確定性が残ること
はない。こうして明らかにバツフアメモリは自己安定性
を有することになる。これはデータ処理とデータ通信技
術の分野での多くの用途にとつて重要な特性である。最
後にバツフアメモリを実際に造るためには例えば所謂エ
ツジコントロールフリツプフロツプ（例えばシグネチツ
クス社のタイプ７４ＬＳ７４）を使うべきことに注意さ
れたい。蓋し状況フリツプフロツプＦＦｉ（ま自分自身
を読むことができねばならぬからである。代りに所謂マ
スタースレーブフリツプフロツプを使うことでもできる
。その場合は（エツジコントロールフリツプフロツプの
場合のように１個のクロツクパルスではなく）少なくと
も２個のクロツクパルス信号を使う必要がある。しかし
そうしても本発明の原理が変えられる訳ではなく、当業
者ならばそのような変更は容易である。

【図面の簡単な説明】

第１図は可変人力域と固定出力域とを具える「先入れ先
出し」形のバツフアメモリの原理図、第２図は本発明バ
ツフアメモリの一実施例のプロツク図、第３図及び第４
図はバツフアメモリを分割して集積回路化することを説
明するための説明図、第５図、第６図及び第７図ｊまバ
ツフアメモリの論理装置の一実施例を示す図であるが、
順次に一般のセクシヨン（１）の場合、初段のセクシヨ
ン（０）の場合、最終段のセクシヨン（ｎ−１）の場合
の図である。 ＲＥＧ・・・・・ルジスタ部、ＬＭ・・・・・・論理装
置、Ｉ，Ｕ・・・・・・ＡＮＤゲージ、ＩＮＢ・・・・
・・入力バス、０ＵＴ・・・・・・出力側、Ａｐｐ・・
・・・・入力バスから当該レジスタに情報を取り込むべ
きことを指令する信号、Ｓｈ・・・・・・シフト信号、
ｓ・・・・・・状態信号、Ｃａｃｋ，ｃｒｅｑ，ｅｒｓ
，ＳＦＩ・・・・・・外部との応答信号。

Claims (1)

1. 【特許請求の範囲】 １ 「先入れ先出し形」であつて、ｎ個のセクションの
   直線アレーを具え、各セクションがレジスタと、このレ
   ジスタに関連し、データを書き込むべきレジスタをバッ
   ファメモリの充填状態に依存してデータを読み出すべき
   レジスタに実質的にできるだけ近く位置させ、斯くして
   実質的に中断されないバッファメモリの内容を形成する
   論理装置とを具え、またデータをレジスタに転送する入
   力バスと、前記直線アレーの最終セクションのレジスタ
   に接続され、データをレジスタから読み出す出力バスと
   を具え、前記論理装置を少なくとも機能的には接続を除
   いて前記レジスタから分離され、各セクションの前記論
   理装置を下記の信号を発生するように動作できるものと
   し、それらの信号を、ａ）▲数式、化学式、表等があり
   ます▼（これはバッファメモリの外部からの要求信号「
   ｃｒｅｑ」に応答して入力バスからデータを取り込むべ
   きバッファメモリのレジスタ（ｉ）を表示する信号であ
   つて、ここで▲数式、化学式、表等があります▼は一連
   の空きレジスタ（０、・・・・・・、ｉ）の中から後段
   に充ちたレジスタ（ｉ＋１）が続く空きレジスタ（ｉ）
   がどれであるかを決めるものである。 ）と、ｂ）ｓｈ（ｉ）＝ｓ（ｉ−１）・＠ｓ（ｉ）＠（
   これはこの条件が満足される時バッファメモリの内部で
   出力端子の方向にデータをシフトさせるためのシフト信
   号であつて、ここでｓ（ｉ−１）＝１は前段のレジスタ
   が「充ちている」状態であることを表示し、＠ｓ（ｉ）
   ＠＝１は当該レジスタ（ｉ）が「空き」状態であること
   を表示する。 ）と、ｃ）ｓ（ｉ）：＝１（これは信号ａｐｐ（ｉ）又
   はｓｈ（ｉ）の結果レジスタ￥（ｉ）￥が充ちているこ
   とを表わす状態信号であつて、この状態信号ｓ（ｉ）は
   レジスタ０≦ｉ≦ｎ−１については信号ｓｈ（ｉ＋１）
   の場合レジスタ（ｉ）の内容が先の方に進められた時ｓ
   （ｉ）：＝０となり、レジスタ（ｎ−１）についてはバ
   ッファメモリの外部から読出しの目的で肯定信号（ｅｒ
   ｓ）が与えられ、レジスタ（ｎ−１）が読出された後で
   ｓ（ｎ−１）：＝０となるものである。 ）としたことを特徴とするデータバッファメモリ。 ２ 少なくとも１個のセクションの論理装置に、前記バ
   ッファメモリから出力され、このバッファメモリに供給
   されたデータがこのバッファメモリのレジスタに蓄わえ
   られ終つたことを示す肯定信号を発生する別の論理装置
   を設けたことを特徴とする特許請求の範囲第１項記載の
   データバッファメモリ。 ３ 前記肯定信号（「ｃａｃｋ」）が、条件ｓ（０）・
   ｃｒｅｃｋが満足される場合、ｎ個のセクションの前記
   直線アレーの第１のセクションの論理装置の一部である
   別の論理装置により発生させることを特徴とする特許請
   求の範囲第２項記載のデータバッファメモリ。 ４ バッファメモリの出力部に状態信号ＳＦＩ＝ｓ（ｎ
   −１）が現われ、バッファメモリの少なおとも１個のレ
   ジスタ、特に最終段のレジスタにデータが存在すること
   を表示するようにしたことを特徴とする特許請求の範囲
   第１項記載のデータバッファメモリ。 ５ 集積回路で全体を作つたことを特徴とする特許請求
   の範囲前記各項のいずれかに記載のデータバッファメモ
   リ。 ６ 少なくともバッファメモリの各セクション毎に当該
   レジスタと関連論理装置とを集積回路に組んだことを特
   徴とする特許請求の範囲第１項ないし第４項のいずれか
   に記載のデータバッファメモリ。 ７ バッファメモリを少なくとも１個のレジスタのグル
   ープと少なくとも１個の論理装置のグループとに分けて
   、これらのグループ毎に集積回路に組んだことを特徴と
   する特許請求の範囲第１項ないし第４項のいずれかに記
   載のデータバッファメモリ。