JPS59198515A - 同期方法および装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は回転ヘッド記録／再生装置を使用して磁気媒体
から再生された高周波デジタル信号を同期する方式に関
する。

ビデオ、測定または他の記録の応用に使用されているよ
うな回転４ヘツド（縦走査）形またはヘリカル走査形の
ような回転ヘッド磁気記録装置は回転ドラムに挿入され
かつその周囲に等間隔に位置決めされた変換器を使用す
る。磁気テープが比較的低速でドラムに近接して通過す
る間にドラムは比較的高速で回転し、各記録または再生
変換器は一般的にトラックと呼ばれる予定の路をテープ
を横切って掃引する。磁気媒体から高周波デジタル信号
を再生する時に、情報内容のロスまたは歪を回避するた
めに再生信号と元の記録との同期を得ることが必要であ
る。この目的のために、既知の同期語をそれが各トラッ
クの開始時に記録されるように情報データ流に挿入する
ことが知られている。更に、同期信号を同期信号とイン
ターリーブしかつ他の同期を得るために各トラックに記
録することも知られている。周知のように、上述した同
期語は相関語とも呼ばれ、一般的に、予定長とビットの
既知のシーケンスを有するデータのブロックからなる。

再生時に、相関語は公知の態様で同期信号をそれぞれ発
生する公知のデジタル相関器によって検出される。同期
信号は再生データの所望の同期を与える制御回路を動作
させる。記録トラックの正確な均一性を得るために、他
の公知の要求と共に、回転ドラムの周りにそれぞれのヘ
ッドを正確に間隔づけることが必要である。従来技術の
縦走査磁気記録器は回転ドラムの周りに９０°隔てて４
つの等間隔の変換器を使用している。

しかしながら、これら変換器の間隔のわずかな差のため
、使用された４つのヘッドに関連して一般的に「４ヘツ
ド誤差」と呼ばれるタイミング誤差が記録信号に生じる
。従来のアナログ記録器において、例えば吉１００マイ
クロインチの程度の変換器誤り整合が許され、当該技術
の時間軸補正器によって補正されうる。しかしながら、
例えば縦走査形の回転ヘッド記録器によって例えば１０
０ＭＨｚ以上の高周波デジタル信号を記録及び再生する
時に、時間軸補正器に与える前に再生信号のデジタル同
期を得ることが必要である。４ヘツド誤差のため、い（
つかのヘッドは特定の形式の記録器のために定められた
ものよりも速いかあるいは遅（並列トラックでの記録を
開始する。このように記録された信号が再生される際に
、同期語は時間的にシフトされ、この結果再生データの
同期が曖昧となり情報内容が歪んでしまう。このような
タイミング誤差は、異なった変換ドラムが記録及び再生
間で使用される時には増強される。

また、同期語が比較的小さいＳ／Ｎ比のために相関器に
よって識別されない時には再生信号のロスが生じる。同
期信号が各再生トラックの開始の時に検出されないと、
記録情報とインターリーブせしめられる附加的な同期信
号は、４ヘツド誤差により誘起される信号中のタイミン
グ誤差のため識別され得ない。

４ヘツド誤差を機械的手段によって高密度記録器におい
て許容値まで減少することは、ヘッド対ヘッド間隔を１
ビツトセルの何分の１かの精度に維持する必要がある。

しかしながら、これはバッキング密度が増大すれば不合
理な機械的目標となり、これに対してこれら誤差のデジ
タル補正は達成可能な機械的許容度を許す。

従って、本発明の目的は、上述した欠点が除去される回
転ヘッド磁気記録／再生装置を使用して磁気媒体から再
生されたデジタル信号の同期のための方式を与えること
にある。

本発明によれば、データフォーマット・カウンタが使用
され、再生信号の各データトラックの長さに対応するデ
ータビットの数を計算する。カウンタの出力は主同期信
号が理想　。

的に生じる通常のカウント値と状態（ステータス）比較
器において比較される。これは、直ぐ前のトラックの終
了に関連してタイミング誤差がない時である。状態比較
器は継続したトラック間のタイミング誤差の方向を指示
する。各ヘッド通過のための補正信号はメモリに補正さ
れ、比較器からの出力信号の方向に応じて更新される。

更新補正信号がタイミング誤差を減少するようにブロッ
ク・フォーマットをオフセットするために与えられる。

各トラックの開始時における同期信号が検出されると、
フォーマット・カウンタはそれと同期せしめられる。し
かしながら、その同期信号が検出され得なければ、フォ
ーマット・カウンタはメモリに記憶された上述の補正信
号によって同期される。

状態（ステータス）蓄積器（アキュムレータ）も好適実
施例で使用され、静的タイミング誤差からの短期動的誤
差の影響を除去する。

このアキュムレータは各チップ（ｔｉｐ）に対して状態
比較器からそれぞれの出力信号を受け、同方向の予定数
のそれぞれのタイミング誤差が同じチップに対して検出
された時のみメモリを更新する制御信号を与える。

好適実施例において、例えば１２０ＭＨｚの周波数で１
インチ巾の磁気テープに縦走査回転記録器によって情報
データ流が記録される。

この記録器は、好ましくは、第１及び２図に示されてい
るように回転ドラム組立体１０の周りに等間隔に配置さ
れた６個の変換器１６ａ〜１６　ｆを設けている。しか
しながら、変換器の数及び他のパラメータは特定の記録
／再生の応用により異なる。例えば、４，８あるいは他
の好ましい数の変換器を使用しうる。

各変換器（回転ヘッドあるいはチップと呼ばれている）
は矢示方向２６に移動する磁気テープ１２を横切って掃
引し、データがテープに関連して記録または再生される
。それぞれの変換器は記録テープの上に位置決めされる
とオンにスイッチングされ、テープから外れるとオフに
される。４つの等距離の回転チップに関連した上述した
４ヘツド誤差と同様な６ヘツド誤差が６つのチップを使
用した場合にタイミング誤差として生じる。組立体１０
が記録モードにあれば、複数の並列トラックがテープ１
２に記録され、そのうちの６つのトラック２０　ａ〜２
Ｏｆが組立体１０の１つの完全な回転時に周期的に反覆
し、トラック・シーケンス２２を規定する。各トラック
２０　ａ〜２０　ｆはそれぞれヘッド１６ａ〜１６　ｆ
に関連する。回転ドラム１０の周囲で上述した不正確な
位置決めの例として、ヘッド１６ｄ及び１６ｂはドラム
１０の回転方向１８において先行ヘッド１６ｅ、１６Ｃ
との間で６０°の基準角度から＋Ｓｌ、−８２のそれ　
　　゛ぞれの角度誤り整合を有するものとして第２図に
示される。それぞれの角度＋Ｓｌ、−３２は例えば±０
．０１度の程度である。この誤り整合のため、ヘッド１
６ｂで記録されたトラック２０　ｂの開始は正方向に長
さ十Ｔ１だけオフ上１ツトし、トラック２０　ｄの開始
は正確に整合したヘッドによって記録されたトラックの
開始を指示する基準線１１に関して負の方向に長さ−Ｔ
２だけオフセットする。例えば、好適実施例で、長さＴ
１及びＴ２は１４０マイクロインチの程度である。

本発明に従った回転ヘッド装置の同期のための方式の好
適実施例は第３図のブロック図、第４〜６図のそれぞれ
のタイミング図に関連して以下に述べられる。

この実施例で、記録データフォーマットは次の通りであ
る。記録データの各トラックは９１の継続したデータブ
ロックからなり、各ブロックは４２４ビツトの一定長を
有している（第４図）。各トラックの第１のデータブロ
ックは同期語（相関語）からなり、その長さは１２８ビ
ツトである。その語は各トラックの記録前に情報データ
流に挿入される。この相関語は周知のように既知のシー
ケンスのデータビットを有する。再生時に、データは公
知の態様で記録装置と同様の再生装置によって再生され
る。再生されたデータＡは線１３を介して第３図に示さ
れるデジタル相関器１４に与えられる。好ましくは、デ
ジタル相関器として本出願人に係る米国特許出願箱３４
２　、２５７号に示されたものが使用されるが、当該技
術で公知のものも使用可能である。

それぞれの記号Ａ−には第４〜６図のタイミング図の信
号を示す。

相関器１４は、オフテープ・データ流の相関語を検出す
ると、線１５に同期パルスＣ（主同期またはトラック同
期パルス信号）を発生し、これは第４Ｃ図に示されるよ
うに相関語の中央（その６４番目のビット）と通常一致
する。

また、相関器１４は第４Ｅ図に示すようにデータブロッ
クの開始と一致して線１７に２次同期信号Ｅを発生する
。更に、相関器１４は線１９でテープから再生したシス
テム・クロック信号を受ける。これは線１３のデータと
同期し、１２０　ＭＨｚの同一の周波数を有する。相関
器１４は、線１５　、１７にそれぞれ主及び２次同期信
号を与える外に、更に線１３ａにリフロッキングしたデ
ータを与え、線１０４にクロック信号を与える。このク
ロック信号は線１５　、１７の同期信号と同期している
。線１０４のクロック信号は同期を得るために第３図の
それぞれの装置に与えられる。好ましくは、自走プリセ
ッタブルのブロックフォーマット畳カウンタで構成され
たデータフォーマット・カウンタ２１は通常Ｏから各ブ
ロックで使用されたデータビットの数まで、即ち実施例
では０から４２３までを計数するために使用される。カ
ウンタ２１はタイミング誤差によって更新されかつメモ
リに記憶されている補正値にプリセットされ、後述する
ようにタイミング誤差を補正するようになっている。こ
のカウンタは再生デジタル信号成分のトラックをデータ
、同期信号、データ誤差補正信号等を含む各トラックか
ら守る。線１５　、１７の主及び２次同期信号はブロッ
クフォーマット・カウンタ２１及び後述する他の装置を
同期するために使用される。

線２３のカウンタ２１からのカウント値Ｍ及び第４Ｇ図
に示される線２５のその端末カウント値（ＴＣ）はそれ
ぞれ制御論理回路２４に与えられる。これはまたそれぞ
れ線１５　、１７を介して主及び２次同期信号も受ける
。制御論理回路２４はそれぞれ第４Ｂ及び４Ｄ図に示さ
れるように線２３のカウント値に応じて主及び２次同期
ウィンド・パルスＢ、Ｄを内部的に発生する。これらウ
ィンド・パルスはデータ流の誤り相関に対する応答を除
くために必要である。実施例で、主同期ウィンド・パル
スＢは１２８ビツト巾であり、２次同期ウィンド・パル
スＤは８ビツト巾である。第４Ｂ及び４Ｄ図から、理想
的には主及び２次同期パルスはそれらそれぞれのウィン
ドの中央・に生じるということが解る。線１５の主同期
パルスが第４Ｂ図の主同期ウィンドＢの期間内で回路２
４により受けられると、この制御論理回路２４は第４Ｈ
図に示すようにブロックフォーマット・カウンタ２１に
対して線２１にロード制御信号Ｈを出力する。この信号
Ｈに応じてカウンタ２１は第４１図に示すように線２８
に入力信号Ｉをロードする。線３０で受けたタコメータ
入力信号は公知の態様で第２図に示す回転ドラム組立体
１０の回転運動から与えられる。

好適実施例で、ドラム１０の１完全回転時に６つのタコ
メータ・パルスが直列的に得られ１つのタコメータ・パ
ルスはそれぞれ各変換器１６２〜１６　ｆにより記録媒
体１２の各掃引の開始の丁度前に得られる。線３０のタ
コメータ・パルスは、好ましくはモノマルチによって構
成されたウィンド発生器３１に与えられる。

これはそれに応じて線３２に第４Ｂ図に示す主同期ウィ
ンドＢに対応するパルスを与える。

線３２の信号はブロックフォーマット・カウンタ２１の
線２８上の入力信号■のスイッチングを制御する。その
入力線に接続したスイッチ３３は次のようにスイッチン
グを実行する。

−冗語記憶器３４は第１のデータブロックの開始からの
ビット数に対応する一定の２進数を含んでおり、それは
またすぐ先行したトラックの最後のデータブロックの終
りに対応し、その時に線１５に主同期パルスが通常生じ
、６ヘツド誤差は生じない。実施例で、記憶器３４に記
憶された一定２進語は３６０ビツトに等しい。記憶器３
４はスイッチ３３に線３５を介してその出力を供給する
。各主同期ウィンドＢの開始時に、スイッチ３３は線３
２を介して制御され、カウンタ２１の入力線を記憶器３
４がらの出力線３５と接続する。

そのわずか後に、線２７のロード制御信号Ｈは線３２の
主同期ウィンドの間に線１５の主同期パルスＣと同期し
て制御回路２４がら供給される。この結果、２進カウン
タ２１は線２８を介して３６０ビツトにプリセットされ
、このカウント値は第４図に示されるように線１５の主
同期パルスＣの通常の生起に対応する。

第４図に関連した上述の記載から明らかなように、通常
の動作時に、フォーマット・カウンタ２１は線１５で各
主同期パルスを受ける主同期せしめられる。線１７の各
２次同期パルスは記録情報の各トラックについての再生
信号の附加的な同期を与え、オフテープ・クロックのス
リツページ（ｓｌｉｐｐａｇｅ　）を次のように補償す
る。第４Ｅ図に示される線１７の２次同期パルスＥが第
４Ｄ図に示されるような２次同期ウィンドの間に制御回
路２４により受けられると、ブロックフォーマット−カ
ウンタ２１は線１０３を介して同期して０にリセットす
る。また、ブロックフォーマット・カウンタ２１は線２
５のその自己の終端カウント値Ｇに応じて線１０３を介
してＯにリセットせしめられる。この終端カウント値は
第４Ｇ図に示される。第４Ｅ及び４Ｇ図から明らかなよ
うに、カウンタ２１が適切に同期せしめられると、線２
５の終端カウント値及び線１７の２次同期パルスは第４
図に示された各データブロックの開始に一致する。同様
に、線１５の主同期パルスが存在すると、フォーマット
・カウンタ２１は上述したように各ヘッド通過の開始時
に同期せしめられる。例えば過度のノイズが線１３の再
生データに存在したり、この結果相関器１４が再生時相
関器を識別し得ないために線１５の主同期パルスＣが相
関器１４により発生されない場合に、カウンタ２１は上
述したように各終端カウント値でＯにリセットするが、
再生データの各トラックの開始で主同期パルスに応じて
３６０にプリセットはしない。この場合が第５図のタイ
ミング図に示され、そこで主同期パルスＣはチップ２の
主同期ウィンドＢの間には存在しないので点線で示され
る。

制御回路２４は上述したように３６０ビツトの一定値に
よりブロックフォーマット・カウンタ２１をプリセット
するための線２７のロード信号を与えないため、カウン
タ２１はこの結果として同期が外れる。この結果、２次
同期パルスＥは第５Ｅ及び５Ｄ図に示すように２次同期
ウィンドの間では生じない。

第５Ａ図Ｕで示されるように一６ヘツド誤差が生じる場
合には、第５Ｅ図に示される線１７の２次同期パルスも
制御回路２４によって与えられかつ第５Ｄ図に示される
２次同期ウィンドの範囲外となる。このため、第５図に
示されるようにタイミング誤差補正がなされないと、カ
ウンタ２１は第３図の線１３Ｈの上述した再生信号との
同期から外れる。この同期のロス即ち外れは第６図に関
連して以下に述べられる本発明の同期方式によって除去
される。

第３図の実施例によれば、線３０のタコメータパルスは
更にモジュロ６カウンタとして構成されたチップカウン
タ３７に与えられる。

第６に図に示されたチップカウンタ３７からのカウント
値には線４０を介して状態蓄積器（ステータス・アキュ
ムレータ）４１及び６ヘツド・メモリ４２の両者をアド
レスする。

デジタル状態比較回路４３は１つの入力で線２３を介し
てフォーマット・カウンタ２１から上述した出力信号Ｍ
を受ける。第２の入力で回路４３は線ａを介して一定語
記憶器４５に記憶された一定２進値Ｎを受け、この値は
実施例においてＮ　＝　３６０にプリセットされている
。

従って、上述した記載から値Ｎは各記録トラックの相関
器の中央に対応し、それは第４図に関連して上述した６
ヘツド誤差がなければ線１５の主同期パルスＣと一致す
る。比較器４３はそれぞれの信号Ｍ及びＮを連続して比
較し、線１５の主同期パルスを受ける時に線４６に出力
信号を与える。従って、線４６の信号は、各ヘッド通過
の開始でフォーマット・カウンタ２１からのカウント値
が線１５のオフテープ主同期パルスに関し時間的に前で
あるかあるいは後であるかどうかを指示する。第１図の
好適実施例において、線４６の次のようなビット組合、
ぜが使用される。

１．１　　　　　　　　Ｍ＜Ｎカウンタ（遅れ）０１　
　　　　　　　ＭＡＮカウンタ（進み）００　　　　　
　　　Ｍ＝Ｎカウンタ（正しい）１０　　　　　　組合
せは許されない 線４６の信号は静的タイミング誤差を動的タイミング誤
差から区別するために使用される状態蓄積回路４１に与
えられる。

周知のように、サーボの不安定性、回転ドラムの機械的
ジッタ等（これらはいずれかの方向での引き続くヘッド
の通過で変わる）により生ぜしめられる動的タイミング
誤差は静的な４ヘツド、６ヘツドまたは同様なタイミン
グ誤差に比較して極めて小である。

従って、６ヘツド誤差を平均化するとこれら動的誤差を
無視することが好ましい。

この効果のため、蓄積器即ちアキュムレータ４１は、同
一方向のタイミング誤差がテープ上の４つのヘッド通過
の全体の間に特定のヘッドに対して検出された後に、線
５０または５１の一方に出力信号を与える。アキュムレ
ータ４１は値Ｍ及びＮ間の差が同一方向である各ヘッド
に対するヘッド通過の数を計数するようにプログラムさ
れている。特定のヘッドに関する一方向の偏移が４つの
通過の間に検出されると、対応する出力信号が線５０ま
たは５２が次のように与えられる。Ｍ＜Ｎ即ちカウンタ
２１が上記表に示すように遅れる時には、線５０の出力
信号が与えられ、これは次いで６ヘツド・メモリ４２の
増進段を活性化する。同様にＭＡＮ、即ちカウンタ２１
が進むと、線５２の出力信号はメモリ４２０減進段を活
性化する。

最後に、Ｍ＝Ｎの時には、線５１の出力信号は６ヘツド
・メモリ４２の「無動作」段を活性化する。

メモリ４２は、記録媒体上の各ヘッド通過の開始時にフ
ォーマット・カウンタ２１がプリセットせしめられるカ
ウント値の形の平均６ヘツド誤差補正値ＨＡを記憶しか
つ更新するために使用される。この結果、再生動作の開
始時に、メモリ４２は各チップ１６ａ〜１６　ｆに対し
て０値を記憶する。再生時に、上述した偏移が比較器４
３によって検出されると、メモリ４２に記憶されている
初期値はアキュムレータ４１からそれぞれ５０または５
２に信号がある時にはいつも更新される。メモリ４２の
増進または派遣段の一方がそれぞれ線５０　、５２を介
して活性化されると、そこに現在記憶されている値は１
だけ増進または派遣せしめられる。

このようにして増進または派遣した値は平均６ヘツド誤
差補正値ＨＡを表わし、その一層の変化までメモリに記
憶される。「無動作」段が線５１を介して活性化される
場合に、メモリに記憶された信号は変化されない。次い
で６ヘツド誤差補正値ＨＡは線５３、上述したスイッチ
３３及び線２８を介してカウンタ２１に与えられる。こ
の値ＨＡは、カウンタ２１が以下に記載されるように各
ヘッド走査の終了での線２７の制御信号に応じてプリセ
ットされる値を表わす。次に、メモリ４２に記憶された
その値ＨＡにブロックフォーマット・カウンタ２１をプ
リセットする制御動作が記載される。データブロック・
カウンタ５４が使用され、これは好適実施例において、
使用されるデータブロック数に関連してモジュロ９１カ
ウンタとして構成される。データブロック・カウンタ５
４はフォーマット・カウンタ２１から第６Ｇ図に示され
る上述した終端カラン）Ｇを線２５で受ける。それは各
再生データトラックの９１番目のブロックである最後の
データブロックの期間と一致して第６Ｆ図に示される出
力パルスＦを線５５に与える。線５５の信号は書込み可
能化信号発生器５６に与えられ、これはそれに応じて線
５７に第６Ｊ図に示される書込み可能化パルスＪを与え
る。第３図から明らかなように線５７のパルスＪはそれ
ぞれ６ヘツド誤差メモリ４２、状態アキュムレータ４１
及び状態比較器４３に与えられる。線５７の信号Ｊは状
態アキュムレータ４１を活性化し状態比較器４３からの
線４６の出力信号を入力させ、次いで状態比較器をクリ
アしメモリ４２を活性化しそれぞれ線５０〜５２の制御
信号の１つに応じて更新信号ＨＡをそこに記憶するため
に入力させる。

線５５の上述したパルスＦはまた制御論理回路２４にも
与えられる。これはそれに応じてかつ線２５の終端カウ
ントと一致して第６Ｆ〜６Ｈ図から明らかなようにブロ
ックフォーマット−カウンタ２１に対して線２７のロー
ド信号を与える。この結果、最後のブロックの間にメモ
リ４２からのＨＡ倍信号表わす線２８の信号は第６１図
に示すようにフォーマット・カウンタ２１をプリセット
する。次いでカウンタ２１は、それが上述したように絆
１０３の信号によってリセットされるまでその初期のカ
ウントから計数し始める。

第６図のタイミング図に関連した上述の記載から明らか
なように、１つあるいはそれ以上の主同期信号Ｃがチッ
プ２によって与えられる走査の間に第６Ｃ図に示される
ように失なわれている時には、カウンタ２１は通常の動
作時のように３６０ビツトに同期してはプリセットされ
得ない。その代りに、カウンタ２１＆ま６ヘツド誤差補
正値ＨＡに最後のデータブロックの終了で周期的にプリ
七゛７トする。

この結果、カウンタ２１の動作は、主同期ノ（ルスＣま
たは２次同期パルスＥの発生が相関器１４によって実行
されるまで再生データＡとの密な同期が維持される。

実施例のより詳細な記載を与えるために、第３図のブロ
ック図に示された種々の装置及びそれらそれぞれの動作
が第７〜１４図にそれぞれ関連して次に記載される。比
較を容易にするために、これら図において同様な要素に
は同様な参照番号が附される。

第７図は第３図の状態アキュムレータ４工のより詳細な
回路図を示し、これはＲＡＭ６０（例えば１０１４５形
）、ＦＲＯＭ　６１　（例えば１０１３９形）、ラッチ
６２（例えば１０１７６形）を含んでいる。第７図にそ
れぞれ示される状態・アキュムレータ４１のそれぞれの
入力及び出力線４０　。

４６　、５０〜５２及び５７は第３図に関連して上述し
たものと対応する。従って、ＲＡＭ６０は線４０で第３
図のチップ・カウーンタ３７からの上述したチップカラ
ン１−Ｋｌ〜に６を受け、そこに記憶されている回転ヘ
ッド１６ａ〜１６　ｆの１つに関連する値をアドレスす
る。ＲＡＭ６０は、現在アドレスされているヘッド１６
ａ〜１６　ｆのために同一方向に生じた６ヘツド誤差の
全数を指示する−３から＋３までの値を有する符号付き
整数力ＮＡを線６３に与える。正の符号（＋）は線４６
の状態Ｍ＞Ｈに対応した正の６ヘツド誤差を指示し、一
方角の符号（−）は負の６ヘツド誤差、即ちＭ＜Ｎの時
を指示する。

２つの線６３が２進表示のために使用され、第３の線は
符号を示す。ＰＲＯＭ６１は線６３で信号吉ＮＡを受け
、また表に関連して上述した第３図の状態比較器から線
４６で上述した状態信号を受ける。線４６の状態信号の
値に応じて、ＰＲＯＭ６１は線６３の信号吉ＮＡに対し
２進１を加えたり引いたりし、このように更新した値Ｎ
Ａ’を線６４を介してラッチ６２に加える。

ラッチ６２は、上述した書込み可能化信号ＷＥが線５７
を介して第３図の書込み可能化信号発生器５６から得ら
れるまで値ＮＡ’を記憶し、これは、次いで更新値吉Ｎ
　Ａ’によってＲＡＭ６０の前ｊこ記憶された値−ＮＡ
の置換を行なう。

値ＮＡ’がそれぞれ＋３または−３に等しい時には、Ｐ
ＲＯＭ６１からの線５２または５０の対応する出力信号
が発生され、ＲＡＭ６０に記憶された値はその特定のヘ
ッドのためにＯにリセットされる。線６４の出力信号が
＋３または−３に等しくかつ線４６で受けた信号が同一
方向の６ヘツド誤差を示す時には、ＰＲＯＭ６１は上述
したように線５０または５２の１つに対応する出力信号
を与える。線６４の信号の絶体値が３より小であれば、
ＰＲＯＭ６１は線５１に「無動作」制御信号を与える。

線５０〜５２のそれぞれの信号は詳細が第８図に示され
る６ヘツド誤差メモリ４２に与えられる。

状態アキュムレータ４１の以下の動作は第３及び７図に
関連して説明される。

第２図に示されるヘッド１６ｄのような回転縦走査記録
／再生装置の特定の再生ヘッドが＋４ビツトに等しいＭ
＞Ｈの静的時間軸誤差（６ヘツド誤差）を有し、動的誤
差が無視されるものと想定する。更に、現在メモリ４２
はその特定のヘッドに対し零平均６ヘツド誤差補正値Ｈ
Ａを記憶しているものと想定する。

テープ上でのその変換器の次の通過の後に、比較器４３
は、線１５ａの主同期パルスが生じた時に３６０ではな
く３６４をフォーマット・カウンタ２１が計数したため
に、正のタイミング誤差を検出する。従って、線４６の
出力信号は表に示されるようにＭ＞Ｎということを指示
する。これに対応して、第７図の線６３での信号吉ＮＡ
は０となり、ＰＲＯＭ６１は＋１を線６４を介してその
特定のチップのためのラッチ６２に与える。次いで、ラ
ッチされた信号＋１は線５７の信号ＷＥに応じてＲＡＭ
６０に記憶される。同じヘッドの次の通過時にＰＲＯＭ
６１がＭ＝Ｎ即ち６ヘツド誤差がないことを示す信号を
線４６で受けるならば、ＲＡ　Ｍ　６０に現在記憶され
ている信号は＋１に維持される。同じヘッドの次の通過
時にＰＲＯＭ６１がＭ＜Ｎ即ち負の６ヘツド誤差を指示
する信号を線４６で受けるならば、ＲＡＭ６０に現在記
憶されている信号は１だけ減少して０に戻る。その場合
に、アキュムレｒり４１・からの線５１の出力信号は第
３図の６ヘツド誤差メモリ４２の「無動作」段を活性化
する。ここで、ＭＡＮを指示する３つのパルスの全数が
特定のヘッドに対しＲＡＭ６０に記憶されておりかつ同
じ状態を示す附加的なパルスが線４６を介してＰＲＯＭ
６１によって受けられるということを想定する。

その時にＰＲＯＭ６１は線５２に制御パルスを与え、こ
れはメモリ４２の派遣段を活性化する。

この段は、次いでメモリ４２の現在記憶されている値Ｈ
Ａを１だけ派遣させる。その現在記憶されている値が０
であれば、その結果の更新値は０よりも１だけ小である
ものに等しくなり、これは使用されたデータフォーマッ
トの場合４２３ビツトとなる。この例で、０ビツトの状
態は第３図の自走カウンタ２１に関連して４２４ビツト
の状態と同じであるためである。この結果、その特定の
ヘッドに対する次のヘッド通過の前に、メモリ４２から
の線５３の出力ＨＡは０ではな（４２３となる。即ちカ
ウンタ２６は前より１ビット余分に計数する。

従って、比較器４３は線１５ａ上の主同期パルスが３６
３ビツトに等しいカウントで到来するため正の誤差を再
度検出する。継続して３度以上同じ誤差を示したら、メ
モリ４２の記憶値は次に１だけ派遣ぜしめられ、誤差は
＋２ビツト、＋１ビツト最後には０に減少せしめられる
。比較器２１によって検出せしめられる誤差が０、即ち
Ｍ−Ｎ（この場合、線１５ａの主同期パルスがカウンタ
２１からの線２３の及び語記憶器４５からの線４４のカ
ウント３６ｏと一致することに対応する）となる時に、
アキュムレータ４１のＰＲＯＭ６１は線５１を介して「
無動作１段を活性化し、この段は、次いでメモリ４２の
現在の記憶値ＨＡを無変化状態に戻す。

Ｍ＜Ｎの時の逆方向の６ヘツド誤差の補正はメモリ４２
の増進段を使用して同様になされうることは明白である
。

第７図の状態アキュムレータ４１の上述した動作は第１
２図のフローチャートによってより明白となる。アキュ
ムレータ４１のこの動作は当該技術で周知のようにその
フローチャートに基づいてＰＲＯＭ４１に含まれたマイ
クロプログラムにより制御されることができる。

第３図の６ヘツド誤差メモリ４２の詳細回路図は第８図
に示されている。この実施例で、メモリ４２は「無動作
」段６６、派遣段６７、増進段６８及び６ヘツド誤差記
憶段７１によって構成されている。「無動作」段６６は
８つのＡＮＤゲート７２で構成され、例えばこれは１０
１０４形ＩＣによって構成される。各ゲート７２の１つ
の入力はアキュムレータ４１から線５１で「無動作」制
御信号を受けるように相互接続され、この信号は第７図
に関連して上述したものである。各ＡＮＤゲート７２は
その他の入力で第８図に示されたようにＨＡ誤差記憶器
７１から線５３に与えられた８ビット出力信号ＨＡの１
ビツトを受ける。これらの線は第３図のメモリ４２から
の上述した出力線５３に対応する。

ゲート７２からのそれぞれの出力は線７５を介してＨＡ
誤差記憶器７１に戻される。ＨＡ誤差記憶器７１は２つ
のＲＡＭ７４　（１０１４５形ＩＣ）及び２つのクアッ
ドＤフリップフロップ７６゜７７　（１０１，７６形Ｉ
Ｃ）で構成される。ＲＡＭ７４は」ユ述したように誤差
補正値ＨＡを記憶するため及び現在記憶されている値を
線５３及び２８を介してカウンタ２１及びメモリ４２の
それぞれの段６６〜６８に与えるために使用される。

アキュムレータ４１からの制御線５０〜５２のどれが附
勢されているかにより、その段の１つが活性化されて線
５３の信号ＨＡを更新する。

段６６が線５１を介して活性化されると、ゲート７２は
線５３の不変更信号を線７５を介して記憶器７１に戻す
。派遣段６７が線５２を介して活性化されると、ＰＲＯ
Ｍ７３は線５３の値ＨＡを１だけ減少し、その結果の値
ＨＡ’を線７５を介して記憶器７１に戻す。同様に、増
進段６８が線５０を介して活性化されると、ＰＲＯＭ７
９は線５３の信号値ＨＡを１だけ増加し、この更新信号
を線７５を介して記憶器７１に戻す。線７５の更新信号
ＨＡは最初に一時的記憶のためフリップフロップ７６　
、７７に与えられ、次いで線５７の上述した書込み可能
化信号ＷＥに応じてＲＡＭ７４に入る。この更新値ＨＡ
’はＲＡＭ７４内の上述した記憶値ＨＡと置換する。

第３図の上述したスイッチ３３は第８図の実施例におい
ては次のように構成される。

第６Ｂ図に示されるような線３２上の主同期ウィンドＢ
の間に、−冗語記憶器３４（好ましくはＰＲＯＭ形Ｉ　
Ｃ１０１４９により構成される）は活性化され、それか
らの−冗語はそれと相互接続した線３５及び２８を介し
て第３図の上述したブロックフォーマット・カウンタ２
１にロードされる。各主同期ウィンドＢの終了で記憶器
３４が無能化されると、線５３の誤差補正値ＨＡは第４
図のタイミング図から明らかなようにカウンタ２１にロ
ードされる。

上述したことから明らかなように、第３図のスイッチ３
３は第８図において実際は線３２の制御信号を使用して
語記憶器３４からの出力信号をカウンタ２１に、第４１
図に示されるように線５３の値ＨＡのローディングに直
に続いた主同期ウィンドの間に、ロードす、るように構
成されている。このため、線１５の主同期パルスが第６
Ｃ図に示されるように失なわれている時には、カウンタ
２１は線５３及び２８を介して誤差補正値によって既に
ロードされていることになる。次いでカウンタ２１は線
２５、制御論理回路２４及び線１０３を介してその終端
カウント値に応じてリセットされる。

第８図の特定の構成において、ＥＸＯＲゲート５８はＲ
，Ａ　Ｍ　７４の８ビツト出力からカウンタ２１によっ
て必要とされる９ビツト入力を得るために線２８のカウ
ントの最大有意ビットを反転するために使用される。第
８図のメモリの上述した動作は第１３図のフローチャー
トによって更に明白に理解されるであろう。

第９図は１００１３６形のＩＣよりなるプリセッタブル
・カウンタ８１によって構成されたブロックフォーマッ
ト・カウンタ２１及びカウンタ２１と関連する制御論理
回路２４の詳細な回路図である。好適実施例で、カウン
タ８１は誤差が検出されない時はＯから４２３まで計数
する。

カウンタ８１からのカウント値は線２３を介して同期ウ
ィンド発生器８２（好ましくは１１０１３９ＦＲＯ形Ｉ
Ｃによって構成される）に連続して与えられる。線２３
のカウント値はＰＲＯＭ８２をアドレスし、これは、次
いで線８３に主ウィンド・パルース（ウィンドと略称し
、それぞれが１２８ビツト巾である）を与える。線８３
のｔｅ　／Ｌ／スは第４Ｂ図に示した上述のパルスに対
応するが、それらはカウント２３から与えられ、従って
それらのタイミングはより正確である。

ＰＲＯＭ８２は線８４に２次ウィンド・パルス（第４Ｄ
図に示され、それぞれ８ビツト１］である）を与える。

第４Ａ〜４Ｅ図より明らかなように、理想的には線１５
で受けた主同期パルスは主ウィンド・パルスの中央で生
じ、線１７で受けた２次同期パルスは２次ウィンド・パ
ルスの中央で生じる。

第４図のタイミング図を参照し、カウンタ８１からの線
２５の終端カウントＧが第３図のブロック・カウンタ５
４からの線５５のパルス（このパルスは第４Ｆ図に示す
ようにデータトラックの最後のブロック１８と一致する
）の間にマルチプレクサ８５　（１００１７１形ＩＣに
より構成されている）で受けられると、マルチプレクサ
８５は最後のブロックの最後のビットと一致して線２７
を介してカウンタ８１にロード信号を与える。それに応
じて、カウンタ８１はそれに、第４Ｉ図に示すように第
８図のメモリ４２から線２８を介して上述した誤差補正
値ＨＡをロードする。

ウィンド発生器３１は、好ましくは、２つの直列接続し
たワンショット１２５　、１２６からなる。第１のワン
ショット１２５は線３０で上述したタコメータパルスを
受け、それらを第１のデータブロックと一致するように
遅延させ、一方策２のワンショット１２６は第４Ｂ図に
示すように、線３２の出力パルスの巾を決定する。

上述したように、通常動作時に、主及び２次同期パルス
の両者は線８３及び８４で与えられたそれぞれのウィン
ドの間に相関器１４から出力線１５　、１７で受けられ
る。ＯＲゲート９１　、９２は、線１５の主同期パルス
がそれぞれＰＲＯＭ８２からの線８３　ａであるいはウ
ィンド発生器３１からの線３２での一方のウィンドの間
に受けられる時に、マルチプレクサ８５に線１５　ａの
パルスを与えるように使用される。

ブロックカウンタ５４からの線５５の上述した状態選択
制御信号に応じて、マルチプレクサ８５は、３６０ビツ
トの一定語が第３及び４図に関連して上述したように語
記憶器３４から線２８を介してカウンタ８１にロードさ
れている間に上述したロード線２７を附勢する。従って
、主同期パルスが線１５に生じるたび毎に、カウンタ８
１は線２８を介して第４Ａ〜４Ｃ及び４１図に示される
ように値３６０にプリセットされる。

第９図のフリップフロップ９５は上述した主及び２次同
期ウィンドをラッチするために使用される。

上述した記載から、主同期パルスがそれぞれ線３２また
は８３　ａのいずれかのウィンドの間に生じない場合に
、線２７の制御信号はカウンタ８１への一定語のローデ
ィングを行なわせない。その代りに、前にロードされた
誤差補正値ＨＡがこれらカウンタ８１を始動する。

一方これらカウンタのリセット及び同期は次のようにし
て与えられる。

線１７の２次同期パルスがＯＲゲート９３によってその
ウィンドの間に線８４　ａで受けられると、それは制御
信号を線９６を介してＤフリップフロップ９７に与える
。これは、次いでリセットパルスをリセット線１０３を
介して与えて各ブロックの始めにカウンタ８１を０にリ
セットさせる。Ｄフリップフロップ９７（好ましくは、
１００１３１形ＩＣ）はＮＯＲゲート９８と共に当業技
術で周知のようにリセットパルスの期間を短縮するため
に使用される。また、カウンタ８１はＮＯＲゲート１０
１の一方の入力及び線１０２を介してＤフリップフロッ
プ９７に与えられる線２５のそれら自体の終端カウント
Ｇによってもリセットされる。ＮＯＲゲート１０１の他
の入力は第４Ｆ図に示すように、線５５の上述した最後
のブロック制御パルスを受け、これはマルチプレクサ８
５に関連して、終端カウントＧを上述したようにロード
カウンタ８１に与える。

上述したことから明らかなように、線エフの２次同期パ
ルスが線８４　ａに発生されたそのウィンド内に受けら
れず従って線１０３のリセットパルスがそれに応じて与
えられなければ、カウンタ８１は線２５でのそれら自体
の終端カウントＧにリセットし、この結果の同期が維持
される。第９図の回路の上述した動作は第１４図に示す
フローチャートにより、より明白に理解されるであろう
。

第１０図は第３図の状態比較器４３及び−冗語記憶器４
５を示す。比較器４３は値比較器１０５（好ましくは１
００１６６形ＩＣ）及びＤフリップフロップ（好ましく
は１００１３１形ＩＣ）からムる。比較器１０５はその
１つの入力でブロックフォーマット・カウンタ２１から
の線２３の連続変化するカウントＭを他人力で一冗語記
憶器４５からの線４４の一冗語Ｎを受ける。

第１０図の語記憶器４５は、好ましくは小形デツプ・ス
イッチ４７により構成され、その接点は、線１５　ａの
主同期パルスが理想的に即ち６ヘツド誤差がない時に生
じる２進カウントＮ＝３６０を含むように設定されてい
る。比較器１０５はそのそれぞれの入力信号Ｍ、Ｎをビ
ット対ビットで連続して比較し、線１１１に出力信号を
与える。その出力信号は第３図に関連して上述しかつ上
記表に示した現在の状態の比較を指示する。線１」１の
信号はＤフリップフロップ１０７に与えられ、それは制
御論理回路２４によって与えられる線１５ａの上述した
主同期信号に応じてクロッキングされる。

フリップフロップ１０７からの出力信号は状態比較器４
３からの線４６の上述した出力信号に対応する。それは
以下に述べるように、第３図の状態アキュムレータ４１
に与えられる。

フリップフロップ１０６がヘッド走査の最後のブロック
の開始と一致して線５７で書込み可能化パルスを受ける
と、そのパルスは線１１３のクロック信号によって再ク
ロッキングされる。それは線１０４のクロック速度の−
でカウンタ２１からの線２３のカウント値から与えられ
る。従って、フリップフロップ１０６からの線１１２の
出力信号は線１１３の信号によって遅延せしめられた線
５７の信号に対応する。それは、線５７の各書込み可能
化パルスの生起の後に比較器１０５の出力をクリアする
ために使用される。

第１１Ａ図は第３図のブロック図に関連して上述したチ
ップカウンタ３７の詳細回路図を示す。チップカウンタ
３７は、好ましくは、４ビツト・カウンタ１１４　（１
０１３６形ＩＣ）で構成され、０から５まで連続してカ
ウントしかつ画業技術で周知のようにＡＮＤゲート１１
６を介してＯに同期してリセットするモジュロ６カウン
タとして接続される。

第１１Ｂ図には、ブロック・カウンタ５４及び書込み可
能化パルス発生器５６のそれぞれが示されている。ブロ
ックカウンタ５４は２つの４ビツト・カウンタ１１５　
（１００１３６形ＩＣ）で構成され、０から９０まで連
続して計数しかつその終端カウントで０に同期してリセ
ットするモジュロ９１カウンタとして接続されている。

カウンタ１１５はまた線１５ａの上述したパルスにより
非同期でリセットする。これは上述したように制御論理
回路２４によって再同期せしめられた第４Ｃ図の主同期
パルスに応じるものである。書込み可能化パルス発生器
５６はＤフリップフロップ１１８　（１００１３１形Ｉ
Ｃ）及びＮＯＲゲート１２４、インバータ１２１からな
る。パルス発生器５６はカウンタ１１５から線５５の最
後のブロックパルスを指示するモジュロ９１終端カウン
トを受け、上述したように装置４１　、４２及び４３に
より使用される目的のため線５７に書込み可能化パルス
ＷＥと反転書込み可能化パルスＷτとを与える。

【図面の簡単な説明】

第１図は回転ヘッド組立体及び関連磁気媒体を示す概略
図、 第２図は第１図の２−２線に沿って取った図、 第３図は本発明の好適実施例に従った方式のブロック図
、 第４Ａ〜４に図は好適実施例の通常の動作を示すタイミ
ング図、 第５Ａ〜５に図はタイミング誤差補正が与えられない時
の同期の欠除の効果を示すタイミング図、 第６Ａ〜６に図はタイミング誤差補正の効果を示すタイ
ミング図、 第７図は第３図の状態アキュムレータを示す回路図、 第８図は第３図の補正信号メモリを示す回路図、 第９図は第３図のブロックフォーマット・カウンタ、関
連制御論理回路及びウィンド発生器を示す回路図、 第１０図は第３図の状態比較器及び語記憶器を示す回路
図、 第１１Ａ図は第３図のチップカウンタを示す回路図、 第１１Ｂ図は第３図のブロックカウンタ及び書込み可能
化信号発生器を示す回路図、第１２〜１４図は第３図の
装置の種々の部分の動作の流れを示すフローチャートで
ある。 図で、１４はデジタル相関器、２１はブロックフォーマ
ットｅカウンタ、２４は制御論理回路、３１はウィンド
発生器、３３はスイッチ、３４は語記憶器、３７はチッ
プカウンタ、４１は状態アキュムレータ、４３は６ヘツ
ド誤差メモリ、４３は状態比較器、４５は一定語記憶器
、５４はブロックカウンタ、５６は書込み可能化パルス
発生器を示す。 特許出願人　　　アムペックス・コーポレーションし」
二」 ＜　　ｄ＋ｌ　（Ｊ　Ｑ　Ｌｕ　ＷΦＩＨｘ（ＣＯＣＪ
　　Ｑ　　ＩＪＪ　　ＬＬ　Φ工　Ｈつ×−ｒＩ日＝Ｉ
口 ３２ ム、ｉ　ムタ　　８９ だ５　だ巳　　ご已

Claims (1)

【特許請求の範囲】
1. （１）既知の長さの記録トラックを有する磁気媒体に関
   連して記録されかつ後に再生されるデジタル信号の同期
   を与える方式において、同期信号が各トラックの開始時
   に記録されかつ主同期信号が各再生同期信号に応じて与
   えられるようになっており、 （イ）上記再生デジタル信号と同期して各上記再生トラ
   ックの長さに対応するデータビットの数を計算し、その
   計算を上記主同期信号のそれぞれの生起に応じて同期さ
   せるようになった手段と、 （ロ）　すぐ先行したトラックの終了に関連した上記主
   同期信号の通常の生起と上記主同期信号の実際の生起と
   の間の差として継続したトラック間のタイミング誤差を
   検出し、それに応じてそれぞれ補正信号の更新及び記憶
   を行なうための手段と、 （ハ）　主同期信号がなければ上記タイミング誤差を減
   少するように上記計数値をオフセットするために上記記
   憶した補正信号を与える手段とを備えてなる上記方式。