JPS59194675A - インバ−タ装置 - Google Patents
インバ−タ装置Info
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- JPS59194675A JPS59194675A JP58068674A JP6867483A JPS59194675A JP S59194675 A JPS59194675 A JP S59194675A JP 58068674 A JP58068674 A JP 58068674A JP 6867483 A JP6867483 A JP 6867483A JP S59194675 A JPS59194675 A JP S59194675A
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- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M1/00—Details of apparatus for conversion
- H02M1/32—Means for protecting converters other than automatic disconnection
- H02M1/34—Snubber circuits
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- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
- H02M7/42—Conversion of dc power input into ac power output without possibility of reversal
- H02M7/44—Conversion of dc power input into ac power output without possibility of reversal by static converters
- H02M7/48—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
- H02M7/53—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
- H02M7/537—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters
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- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M1/00—Details of apparatus for conversion
- H02M1/32—Means for protecting converters other than automatic disconnection
- H02M1/34—Snubber circuits
- H02M1/348—Passive dissipative snubbers
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Inverter Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、インバータ装置、臀に半導体′１流制御素
子を使用したインバータ装置に関するものである。
子を使用したインバータ装置に関するものである。
従来、この種のインパーク装置として第１図に示すもの
があった。第１図において、電源１の正端子に半導体電
流制御素子として第１の電界効果トランジスｉｐ（以下
ＭＯ８ＦＥＴと称す）２０ドレイ７２ ａを、この第１
のＭＯ８ＦＥＴ２のソース２ｂｌＣ同じく第２のＭＯ８
ＦＢＴ３のドレイン３ａを、この第２のＭＯ８ＦＥＴ３
０ソース３ｂを前記電源１の負端子に順次接続して閉回
路を形成し、前記第１．第２のＭＯ８ＦＥＴ２．３のグ
ー）２ｃ、３ｃにゲートドライブ回路４，５を接続した
ものである。３０は出力端子である。
があった。第１図において、電源１の正端子に半導体電
流制御素子として第１の電界効果トランジスｉｐ（以下
ＭＯ８ＦＥＴと称す）２０ドレイ７２ ａを、この第１
のＭＯ８ＦＥＴ２のソース２ｂｌＣ同じく第２のＭＯ８
ＦＢＴ３のドレイン３ａを、この第２のＭＯ８ＦＥＴ３
０ソース３ｂを前記電源１の負端子に順次接続して閉回
路を形成し、前記第１．第２のＭＯ８ＦＥＴ２．３のグ
ー）２ｃ、３ｃにゲートドライブ回路４，５を接続した
ものである。３０は出力端子である。
上記のように第１．第２のＭＯ８ＦＥＴ２．３をスイッ
チング素子として使用した場合、その等価回路は第２図
に示すような回路となる。第２図において、ドレイン２
ａとグー１−２ｃ間には静電容量Ｃ１、グー）２ｃとソ
ース２ｂ間には静電容量Ｃ２、ドレイン２ａとノース２
ｂ間には静電容量Ｃ３がある。第１のＭＯ８ＦＥＴ２が
オンしたときのオン抵抗Ｒは、ソース２ｂとグー）２ｃ
間の電圧 −により制御されるスイッチＳＷと直列にな
っている。また、ドレイン２ａとソース２ｂ間に逆方向
ダイオードＤを有している。なお、電界効果トランジス
タとしてはＭＯＳＦＥＴの他に、５ＩＴ（静電誘導トラ
ンジスタ）、接合形北界効果トランジスタ等がある。
チング素子として使用した場合、その等価回路は第２図
に示すような回路となる。第２図において、ドレイン２
ａとグー１−２ｃ間には静電容量Ｃ１、グー）２ｃとソ
ース２ｂ間には静電容量Ｃ２、ドレイン２ａとノース２
ｂ間には静電容量Ｃ３がある。第１のＭＯ８ＦＥＴ２が
オンしたときのオン抵抗Ｒは、ソース２ｂとグー）２ｃ
間の電圧 −により制御されるスイッチＳＷと直列にな
っている。また、ドレイン２ａとソース２ｂ間に逆方向
ダイオードＤを有している。なお、電界効果トランジス
タとしてはＭＯＳＦＥＴの他に、５ＩＴ（静電誘導トラ
ンジスタ）、接合形北界効果トランジスタ等がある。
以下、第１図の回路動作について説明する。いま、第１
のＭＯＳＦＥＴ２がゲートドライブ回路４の出力を受け
てオンすると、出力端子３０の電位は電源１の電位Ｖ＋
Ｋなるが、次に第１のＭＯ８ｐＥＴ２がオフし、第２
のＭＯＳＦＥＴ３がゲートドライブ回路５の出力を受け
てオンしたとき、前記出力端子３０の電位はＶ＋からＶ
−に下がる。
のＭＯＳＦＥＴ２がゲートドライブ回路４の出力を受け
てオンすると、出力端子３０の電位は電源１の電位Ｖ＋
Ｋなるが、次に第１のＭＯ８ｐＥＴ２がオフし、第２
のＭＯＳＦＥＴ３がゲートドライブ回路５の出力を受け
てオンしたとき、前記出力端子３０の電位はＶ＋からＶ
−に下がる。
すなわち、第２のＭＯＳＦＥＴ３のドレイン３ａとソー
ス３ｂ間の電圧はＶ＋から０ポルトになり、第１のＭＯ
ＳＦＥＴ２のドレイン２ａとソース２ｂ間の電圧はＶ＋
に急激に変化する。
ス３ｂ間の電圧はＶ＋から０ポルトになり、第１のＭＯ
ＳＦＥＴ２のドレイン２ａとソース２ｂ間の電圧はＶ＋
に急激に変化する。
第３図は第１図の回路動作のグイムチヤードで、この図
で、（ａ）は第１のＭＯＳＦＥＴ２のスイッチング状態
、（ｂ）は第２のＭＯＳＦＥＴ３のスイッチング状態、
（ｃ）は出力端子３０の電位、（ｄ）は第１のＭＯ８Ｆ
ＥＴ２のドレイン電流、Ｃｅ）は第２りＭＯ８ＦＢＴ
３のドレイン電流、（ｆ）は第１のＭＯＳＦＥＴ２のソ
ース２ｂとグー）２ｃ間の電圧、（ｇ）は第２のＭＯ８
ＦＥＴ３０ソース３ｂとグー）３ｃ間の電圧である。
で、（ａ）は第１のＭＯＳＦＥＴ２のスイッチング状態
、（ｂ）は第２のＭＯＳＦＥＴ３のスイッチング状態、
（ｃ）は出力端子３０の電位、（ｄ）は第１のＭＯ８Ｆ
ＥＴ２のドレイン電流、Ｃｅ）は第２りＭＯ８ＦＢＴ
３のドレイン電流、（ｆ）は第１のＭＯＳＦＥＴ２のソ
ース２ｂとグー）２ｃ間の電圧、（ｇ）は第２のＭＯ８
ＦＥＴ３０ソース３ｂとグー）３ｃ間の電圧である。
上記第３図（ｅ）から明らかなように、第２のＭＯＳＦ
ＥＴ３がオンしたとき、前記第２図に示した静電容量０
１〜Ｃ３を通る電流が第２のＭＯＳＦＥＴ３を流れて過
電流Ｉ０２が生ずる。同様に第１のＭＯＳＦＥＴ２がオ
ンしたときも、同図（ｄ）から明らかなように過電流Ｉ
Ｏ□が流れる。この過電流ＩＯ２，ＩＯ，によって前記
静電容量Ｃ２に同図（ｆ）。
ＥＴ３がオンしたとき、前記第２図に示した静電容量０
１〜Ｃ３を通る電流が第２のＭＯＳＦＥＴ３を流れて過
電流Ｉ０２が生ずる。同様に第１のＭＯＳＦＥＴ２がオ
ンしたときも、同図（ｄ）から明らかなように過電流Ｉ
Ｏ□が流れる。この過電流ＩＯ２，ＩＯ，によって前記
静電容量Ｃ２に同図（ｆ）。
（ｇ）に示す電圧降下Ｖ、、Ｖ２が生じ、この電圧降下
ｖ１．ｖ２が第１． 第ｚのＭＯＳＦＥＴ２．３のスレ
ッショルド電圧Ｖ＋ｈ＋ ＋ Ｖ＋ｈ２に達すると、第
２図に示したスイッチＳＷがオンして第１．第２のＭＯ
ＳＦＥＴ２．３を同時九オンする期間を作り、これら第
１．第２のＭＯＳＦＥＴ２．３によって電源１を短絡す
ることになる。
ｖ１．ｖ２が第１． 第ｚのＭＯＳＦＥＴ２．３のスレ
ッショルド電圧Ｖ＋ｈ＋ ＋ Ｖ＋ｈ２に達すると、第
２図に示したスイッチＳＷがオンして第１．第２のＭＯ
ＳＦＥＴ２．３を同時九オンする期間を作り、これら第
１．第２のＭＯＳＦＥＴ２．３によって電源１を短絡す
ることになる。
第１．第２のＭＯＳＦＥＴ２．３を利用した従来のイン
バータ装置は以上のように構成されているので５１、ス
イッチング時に過電流が流れ、また、オフしているＭＯ
ＳＦＥＴがオンしたＭＯＳＦＥＴの過電流の影響を受け
てオンし、電源１を短絡する。このため、ＭＯＳＦＥＴ
および電源１を破壊することになり、高電圧、高速度ス
イッチングでのＭＯ８ＦＥＴＩＣよるインバータを構成
することが困難であった。
バータ装置は以上のように構成されているので５１、ス
イッチング時に過電流が流れ、また、オフしているＭＯ
ＳＦＥＴがオンしたＭＯＳＦＥＴの過電流の影響を受け
てオンし、電源１を短絡する。このため、ＭＯＳＦＥＴ
および電源１を破壊することになり、高電圧、高速度ス
イッチングでのＭＯ８ＦＥＴＩＣよるインバータを構成
することが困難であった。
この発明は、前述した従来の課題にかんがみなされたも
のであり、その目的は、半導体電流制御素子の過電流を
制限し、安定にスイッチングできるインバータ装置を提
供することにある。
のであり、その目的は、半導体電流制御素子の過電流を
制限し、安定にスイッチングできるインバータ装置を提
供することにある。
上記の目的を達成するために、この発明は、電界効果ト
ランジスタのような半導体電流制御素子を電流制御素子
として使用したインパーク装置において、電流回路中に
電流制限回路と過電圧吸収回路の並列体を挿入したこと
を特徴とする。以下図面に基づいてこの発明の一実施例
を説明する。
ランジスタのような半導体電流制御素子を電流制御素子
として使用したインパーク装置において、電流回路中に
電流制限回路と過電圧吸収回路の並列体を挿入したこと
を特徴とする。以下図面に基づいてこの発明の一実施例
を説明する。
第４図は第１図と同一部分には同一符号を付したこの発
明の第１実施例を示す回路図で、この図で、第１のＭＯ
ＳＦＥＴ２のドレイン２ａと電源１の間に電流制限回路
６を、また、第２のＭＯＳＦＥＴ３のドレイン３ａと第
１のＭＯＳＦＥＴ２のソース２ｂとの間に電流制限回路
９を挿入しである。これら電流制限回路６，９は、それ
ぞれリアクトル７とダイオード８、リアクトル１０とダ
イオード１１との直列体からなる。また、１２゜１５は
過電圧吸収回路で、それぞれダイオード１３と定電圧素
子１４、ダイオード１６と定電圧素子１７の直列体から
なり、電流制限回路６，９にそれぞれ並列に接続される
。
明の第１実施例を示す回路図で、この図で、第１のＭＯ
ＳＦＥＴ２のドレイン２ａと電源１の間に電流制限回路
６を、また、第２のＭＯＳＦＥＴ３のドレイン３ａと第
１のＭＯＳＦＥＴ２のソース２ｂとの間に電流制限回路
９を挿入しである。これら電流制限回路６，９は、それ
ぞれリアクトル７とダイオード８、リアクトル１０とダ
イオード１１との直列体からなる。また、１２゜１５は
過電圧吸収回路で、それぞれダイオード１３と定電圧素
子１４、ダイオード１６と定電圧素子１７の直列体から
なり、電流制限回路６，９にそれぞれ並列に接続される
。
第５図は上記第４図の回路の動作を示すタイムチャート
で、この図で、（ａ）〜（ｅ）は第３図の（ａｌ〜（ｅ
）と同じものを示し、（ｆ）、 （ｇ）は過電圧吸収回
路１２．１５の電圧を示す〇 上記第４図の回路構成では、第１．第２のＭＯＳＦＥＴ
２．３のドレイン電流はりアクトルア。
で、この図で、（ａ）〜（ｅ）は第３図の（ａｌ〜（ｅ
）と同じものを示し、（ｆ）、 （ｇ）は過電圧吸収回
路１２．１５の電圧を示す〇 上記第４図の回路構成では、第１．第２のＭＯＳＦＥＴ
２．３のドレイン電流はりアクトルア。
１０により制限され、過電流Ｉ０１’、 ＩＯｔ’は
第５図（ｄ）、 （ｅ） Ｋ示すよ５に小さな値となる
。この場合、出力端子３０に接続される負荷が容量性で
も電流制限を行うことができる。したがって、第１、第
２のＭＯＳＦＥＴ２．３がオフしたとき、過電圧吸収回
路１２．１５はり７クトル７，１０に発生した電圧を第
５図（ｆ）、 （ｇ）のように減衰させ、リアクトル
７．１０に流れていた電流により過電圧が生ずるのを防
止する。
第５図（ｄ）、 （ｅ） Ｋ示すよ５に小さな値となる
。この場合、出力端子３０に接続される負荷が容量性で
も電流制限を行うことができる。したがって、第１、第
２のＭＯＳＦＥＴ２．３がオフしたとき、過電圧吸収回
路１２．１５はり７クトル７，１０に発生した電圧を第
５図（ｆ）、 （ｇ）のように減衰させ、リアクトル
７．１０に流れていた電流により過電圧が生ずるのを防
止する。
電流制限回路６．９のダイオード８，１１は、第１．第
２のＭＯＳＦＥＴ２．３のソースからドレインへ電流が
流れたとき、その電流がリアクトルＴ、１０を通過しな
いようＫし、また、リアクトル７．１０の電流を一方向
に流すことにより、第１．第２のＭＯＳＦＥＴ２．３の
ドレイン・ソース間の静電容量とり７クトル７，１０が
、第１゜第２のＭＯＳＦＥＴ２．３のスイッチング時に
共振を起こし過電圧を発生することを防止する働きがあ
る。なお、過電圧吸収回路１２．１５のダイオード１３
．１６は高速スイッチング用、定電圧素子１４．１７は
ツェナダイオード、バリスタ。
２のＭＯＳＦＥＴ２．３のソースからドレインへ電流が
流れたとき、その電流がリアクトルＴ、１０を通過しな
いようＫし、また、リアクトル７．１０の電流を一方向
に流すことにより、第１．第２のＭＯＳＦＥＴ２．３の
ドレイン・ソース間の静電容量とり７クトル７，１０が
、第１゜第２のＭＯＳＦＥＴ２．３のスイッチング時に
共振を起こし過電圧を発生することを防止する働きがあ
る。なお、過電圧吸収回路１２．１５のダイオード１３
．１６は高速スイッチング用、定電圧素子１４．１７は
ツェナダイオード、バリスタ。
ダイオード等が使用できる。
第６図はこの発明の第２実施例を示すもので、前記第４
図の第１実施例の第１．第２のＭＯＳＦＥＴ２．３の直
列体に対し、並列に同じ回路構成の第１．第２のＭＯ８
ＦＥＴτ、３′の直列体を接続した単相インバータであ
る。この付加された第１、第２のＭＯＳＦＥＴ２’、３
’に対しても、第１゜第２のＭＯＳＦＥＴ２．３と同様
に電流制限回路６’、 ９’および過電圧吸収回路１
２’、 １５″を設けである。それぞれの構成は第４
図と同じであるので対応するものにはダッシュを付して
示しである。
図の第１実施例の第１．第２のＭＯＳＦＥＴ２．３の直
列体に対し、並列に同じ回路構成の第１．第２のＭＯ８
ＦＥＴτ、３′の直列体を接続した単相インバータであ
る。この付加された第１、第２のＭＯＳＦＥＴ２’、３
’に対しても、第１゜第２のＭＯＳＦＥＴ２．３と同様
に電流制限回路６’、 ９’および過電圧吸収回路１
２’、 １５″を設けである。それぞれの構成は第４
図と同じであるので対応するものにはダッシュを付して
示しである。
そして出力端子３０．３０’間に負荷１８が接続されて
いる。
いる。
この実施例は、負荷１８のインバータ出力電圧を第１実
施例の２倍にすることができる。また、負荷１８が誘導
性負荷の場合、各ＭＯ８ＦＥＴ２゜３、 ２’、 ３
’に逆電圧が加わることがあるが、各ＭＯ８ＦＥＴ２，
３．２’、３’自身が有する逆方向ダイオードＯ（第２
図）と過電圧吸収回路１２，１５゜１２’、１５’があ
るため、各ＭＯ８ＦＥＴ２，３゜２’、 ３’を破壊
することがない。トランジスタ等で構成したインパーク
では前記の逆電圧を防ぐため、ダイオ−ドをトランジス
タと並列に逆向きに接続しているが、ＭＯ８ＦＢ’Ｊ’
を利用した場合は、前記ダイオードを省略することがで
きる。
施例の２倍にすることができる。また、負荷１８が誘導
性負荷の場合、各ＭＯ８ＦＥＴ２゜３、 ２’、 ３
’に逆電圧が加わることがあるが、各ＭＯ８ＦＥＴ２，
３．２’、３’自身が有する逆方向ダイオードＯ（第２
図）と過電圧吸収回路１２，１５゜１２’、１５’があ
るため、各ＭＯ８ＦＥＴ２，３゜２’、 ３’を破壊
することがない。トランジスタ等で構成したインパーク
では前記の逆電圧を防ぐため、ダイオ−ドをトランジス
タと並列に逆向きに接続しているが、ＭＯ８ＦＢ’Ｊ’
を利用した場合は、前記ダイオードを省略することがで
きる。
第７図はこの発明の第３実施例を示すもので、第２笑施
例の各ＭＯ８ＦＥＴ２，３．２’、３’をトランジスタ
１９とダイオード２０、同じく２１と２２、同じ＜１９
′と２０′、同じ＜２１′と２２′の各並列体で構成し
たものである。
例の各ＭＯ８ＦＥＴ２，３．２’、３’をトランジスタ
１９とダイオード２０、同じく２１と２２、同じ＜１９
′と２０′、同じ＜２１′と２２′の各並列体で構成し
たものである。
第８図はこの発明の第４笑施例を示すもので、前記第２
実施例（第６図）の各ＭＯ８ＦＥＴ回路に同一構成のＭ
ＯＳＦＥＴ （１点鎖線で囲んだ部分）を並列接続した
構成である。ただし、各ＭＯ８ＦＥＴ２，３．２’、３
’は第２図の等価回路に示すオン抵抗Ｒにバラツキがあ
り、並列接続すると電流が均等に流れないため、電流バ
ランス抵抗器ランス抵抗器２３，２４．２３’、２４’
は、各ＭＯ８ＦＥＴ２，３．！、３′の前記オン抵抗Ｒ
と同根をニッケルクロム線、ステンレス線、銅ニツケル
線などの抵抗線を巻いてリアクトル７、 １０．７’。
実施例（第６図）の各ＭＯ８ＦＥＴ回路に同一構成のＭ
ＯＳＦＥＴ （１点鎖線で囲んだ部分）を並列接続した
構成である。ただし、各ＭＯ８ＦＥＴ２，３．２’、３
’は第２図の等価回路に示すオン抵抗Ｒにバラツキがあ
り、並列接続すると電流が均等に流れないため、電流バ
ランス抵抗器ランス抵抗器２３，２４．２３’、２４’
は、各ＭＯ８ＦＥＴ２，３．！、３′の前記オン抵抗Ｒ
と同根をニッケルクロム線、ステンレス線、銅ニツケル
線などの抵抗線を巻いてリアクトル７、 １０．７’。
１０′を同時に構成することができる。
なお、上記は単相インバータを示したが、前記第１実施
例の回路構成を３列にすることにより、３相インパーク
、さらに複数個使用することＫより多相インパークも容
易に構成することができる。
例の回路構成を３列にすることにより、３相インパーク
、さらに複数個使用することＫより多相インパークも容
易に構成することができる。
第９図はこの発明の前記各実施例における電源１の構成
例を示すもので、３相交流Ｒ，Ｓ、Ｔをサイリスタ５Ｃ
ＲＩ〜ＳＣＲ，により位相制御して、リアクトルＬ０お
よびコンデンサＣ０により一定の直流電圧を得る。
例を示すもので、３相交流Ｒ，Ｓ、Ｔをサイリスタ５Ｃ
ＲＩ〜ＳＣＲ，により位相制御して、リアクトルＬ０お
よびコンデンサＣ０により一定の直流電圧を得る。
第１θ図はＭＯＳＦＥＴによるこの発明のインパーク装
置１００を、無声放電励起レーザ発振器１１０の無声放
電用電源として使用した例である。
置１００を、無声放電励起レーザ発振器１１０の無声放
電用電源として使用した例である。
前記インバータ装置１００の出力を昇圧トランス１２０
により高電圧として、表面が誘導体で覆われた電１１ｏ
１，１ｏｚに供給する。無声放電励 −起レーザ発振
器１１０内にはレーザ媒質ガス１０３が満されており、
無声放電１０４が生ずると、対向しておかれた全反射鏡
１０５と部分透過鏡１０６間でレーザ発振が起こり、レ
ーザ光線１０７として出力する。前記無声放電用電源と
して用いるインバータ装置１００の出力周波数は５０Ｋ
Ｈｚ〜２００ ＫＨｚを使用するため、他のトランジス
タまたはサイリスクでは実現不可能であったが、ＭＯＳ
ＦＥＴを利用することにより可能となったものである。
により高電圧として、表面が誘導体で覆われた電１１ｏ
１，１ｏｚに供給する。無声放電励 −起レーザ発振
器１１０内にはレーザ媒質ガス１０３が満されており、
無声放電１０４が生ずると、対向しておかれた全反射鏡
１０５と部分透過鏡１０６間でレーザ発振が起こり、レ
ーザ光線１０７として出力する。前記無声放電用電源と
して用いるインバータ装置１００の出力周波数は５０Ｋ
Ｈｚ〜２００ ＫＨｚを使用するため、他のトランジス
タまたはサイリスクでは実現不可能であったが、ＭＯＳ
ＦＥＴを利用することにより可能となったものである。
以上説明したように、この発明は、半導体電流制御素子
の電流回路中に電流制限回路と過電圧吸収回路の並列体
を挿入したので、半導体電流制御素子に過電流が流れる
のを防止することができる。
の電流回路中に電流制限回路と過電圧吸収回路の並列体
を挿入したので、半導体電流制御素子に過電流が流れる
のを防止することができる。
この結果、オフすべき半導体電流制御素子がオンになっ
て電源を短絡するような事態が生じることがなく、電源
および半導体電流制御素子等の破壊を回避することがで
きるとともに、高周波において寄生発振等が無く安定に
スイッチングできるインバータ装置が得られる効果があ
る。
て電源を短絡するような事態が生じることがなく、電源
および半導体電流制御素子等の破壊を回避することがで
きるとともに、高周波において寄生発振等が無く安定に
スイッチングできるインバータ装置が得られる効果があ
る。
第１図は従来のインバータ装置の回路図、第２図はＭＯ
ＳＦＥＴの等価回路図、第３図は第１図の回路動作を説
明するタイムチャート、第４図はこの発明の第１笑施例
な示す回路図、第５図は第４図の回路動作を説明するタ
イムチャート、第６図、第７図、第８図はこの発明の他
の実施例をそれぞれ示す回路図、第９図はこの発明の各
実施例に適用する電源の回路構成図、第１０図はこの発
明のインバータ装置を無声放電励起レーザ発振器の電源
として使用した例を示す回路結線図である。 図中、１は電源、２． ２’、 ３． ３’はＭＯＳ
ＦＥＴ。 ２ａ、３ａはドレイン、２ｂ、３ｂはソース、２ｃ、３
ｃはゲート、４． ４’、 ５． ５’はゲートドラ
イブ回路、６． ６’、 ９． ９’は電流制限回路
、７゜７’、 １０． １０’はり７クトル、８，１
１，１３゜１６．２０．２０’、２Ｌ ２２’はダイ
オード、１２゜１５は過電圧吸収回路、１４．１７は定
電圧素子、１８は負荷、１９．１９’、２１．２１’は
トランジスタ、２３，２３’、２４，２４’は電流バラ
ンス抵抗器である。なお、図中の同一符号は同一または
相当部分を示す。 代理人 大岩増雄 （外２名） 第１図 第３図 （ｂ） ＯＦＦ ＯＮ ＯＦＦ
ＯＮ第４図 第５図 第′ ６ 図 第７図 手続補正書（自発） 昭和５９年１３４ 日 １、事件の表示 特願昭５８−ｆ３ＢＧ？４号２、
発明の名称 インバータ装置 ３、補正をする者 代表者片山仁へ部 ５、補正の対象 明細書の発明の詳細な説明の欄および図面６、補正の内
容 （１）明細書第４頁１３行（７） ｒＶ＋ｈ１． ｖ＋
ｈ２ Ｊを、ｒＶｔｈｌ、 Ｖｔｈ２ Ｊと補正する。 （２）図面第３図および第７図を別紙のように補正する
。 以上 第３図 （ｂ） ＯＦＦ ＯＮ ＯＦＦ ’ＯＮＶ＋ｈ＋ 第７図
ＳＦＥＴの等価回路図、第３図は第１図の回路動作を説
明するタイムチャート、第４図はこの発明の第１笑施例
な示す回路図、第５図は第４図の回路動作を説明するタ
イムチャート、第６図、第７図、第８図はこの発明の他
の実施例をそれぞれ示す回路図、第９図はこの発明の各
実施例に適用する電源の回路構成図、第１０図はこの発
明のインバータ装置を無声放電励起レーザ発振器の電源
として使用した例を示す回路結線図である。 図中、１は電源、２． ２’、 ３． ３’はＭＯＳ
ＦＥＴ。 ２ａ、３ａはドレイン、２ｂ、３ｂはソース、２ｃ、３
ｃはゲート、４． ４’、 ５． ５’はゲートドラ
イブ回路、６． ６’、 ９． ９’は電流制限回路
、７゜７’、 １０． １０’はり７クトル、８，１
１，１３゜１６．２０．２０’、２Ｌ ２２’はダイ
オード、１２゜１５は過電圧吸収回路、１４．１７は定
電圧素子、１８は負荷、１９．１９’、２１．２１’は
トランジスタ、２３，２３’、２４，２４’は電流バラ
ンス抵抗器である。なお、図中の同一符号は同一または
相当部分を示す。 代理人 大岩増雄 （外２名） 第１図 第３図 （ｂ） ＯＦＦ ＯＮ ＯＦＦ
ＯＮ第４図 第５図 第′ ６ 図 第７図 手続補正書（自発） 昭和５９年１３４ 日 １、事件の表示 特願昭５８−ｆ３ＢＧ？４号２、
発明の名称 インバータ装置 ３、補正をする者 代表者片山仁へ部 ５、補正の対象 明細書の発明の詳細な説明の欄および図面６、補正の内
容 （１）明細書第４頁１３行（７） ｒＶ＋ｈ１． ｖ＋
ｈ２ Ｊを、ｒＶｔｈｌ、 Ｖｔｈ２ Ｊと補正する。 （２）図面第３図および第７図を別紙のように補正する
。 以上 第３図 （ｂ） ＯＦＦ ＯＮ ＯＦＦ ’ＯＮＶ＋ｈ＋ 第７図
Claims (1)
- 【特許請求の範囲】 （１１半導体電流制御素子をセ４使用したインバータ装
置において、前記半導体電流制御素子の電流回路中に、
電流制限回路と過電圧吸収回路の並列体を挿入したこと
を特徴とするインバータ装置。 （２）電流制御回路として、ダイオードとりアクドルの
直列体を用いたことを特徴とする特許請求の範囲第（１
）項記載のインバータ装置。 （３）過電圧吸収回路として、定電圧素子とダイオード
の直列体を用いたことを特徴とする特許請求の範囲第（
１）項記載のインバータ装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58068674A JPS59194675A (ja) | 1983-04-19 | 1983-04-19 | インバ−タ装置 |
| US06/598,779 US4594650A (en) | 1983-04-19 | 1984-04-11 | Inverter device |
| DE19843415011 DE3415011A1 (de) | 1983-04-19 | 1984-04-19 | Invertiereinrichtung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58068674A JPS59194675A (ja) | 1983-04-19 | 1983-04-19 | インバ−タ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59194675A true JPS59194675A (ja) | 1984-11-05 |
Family
ID=13380493
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58068674A Pending JPS59194675A (ja) | 1983-04-19 | 1983-04-19 | インバ−タ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59194675A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110178309A (zh) * | 2017-01-13 | 2019-08-27 | 西门子股份公司 | Dc功率开关组件和方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5863081A (ja) * | 1981-10-07 | 1983-04-14 | Mitsubishi Electric Corp | インバ−タ装置 |
-
1983
- 1983-04-19 JP JP58068674A patent/JPS59194675A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5863081A (ja) * | 1981-10-07 | 1983-04-14 | Mitsubishi Electric Corp | インバ−タ装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110178309A (zh) * | 2017-01-13 | 2019-08-27 | 西门子股份公司 | Dc功率开关组件和方法 |
| CN110178309B (zh) * | 2017-01-13 | 2023-07-07 | 西门子能源有限责任公司 | Dc功率开关组件和方法 |
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