JPS5919393A - 薄膜回路の製造方法 - Google Patents
薄膜回路の製造方法Info
- Publication number
- JPS5919393A JPS5919393A JP12901782A JP12901782A JPS5919393A JP S5919393 A JPS5919393 A JP S5919393A JP 12901782 A JP12901782 A JP 12901782A JP 12901782 A JP12901782 A JP 12901782A JP S5919393 A JPS5919393 A JP S5919393A
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- JP
- Japan
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- film
- thin film
- film circuit
- oxide film
- conductor
- Prior art date
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- Parts Printed On Printed Circuit Boards (AREA)
- Manufacturing Of Printed Circuit Boards (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は蒸着法、スパッタリング法等の薄膜形成技術と
、フォトエツチング技術等を用いて作らnる、サーマル
ヘッド或はハイブリッドIC等の薄膜回路の製造方法に
関するものであり、特に製造工程中に導体薄膜の表面に
生じた酸化皮膜を広範囲に渉り一様に、且つ再現性良く
、而も薄膜回路の他の部分な侵丁ことなく除去せんとす
るものである。
、フォトエツチング技術等を用いて作らnる、サーマル
ヘッド或はハイブリッドIC等の薄膜回路の製造方法に
関するものであり、特に製造工程中に導体薄膜の表面に
生じた酸化皮膜を広範囲に渉り一様に、且つ再現性良く
、而も薄膜回路の他の部分な侵丁ことなく除去せんとす
るものである。
前記薄膜回路は、一般に第1図に示す様に、セラミック
等の絶縁基板1の上にスパッタリング法等でTa2N等
の抵抗膜2fl−形成し、その上に蒸着法等によりCr
或はNi −Cr等から成る接着層3とAu等から成る
導体膜4を連続して形成し、前記導体膜4、接着層3、
抵抗膜2をフォトエツチング技術を用いて所定のパター
ンに形成した後、後述する熱処理を行ない、最後に抵抗
膜露出部5を覆う様ニ5iO2(Iから成る保護膜6を
スパッタリング法等で形成して完了する。
等の絶縁基板1の上にスパッタリング法等でTa2N等
の抵抗膜2fl−形成し、その上に蒸着法等によりCr
或はNi −Cr等から成る接着層3とAu等から成る
導体膜4を連続して形成し、前記導体膜4、接着層3、
抵抗膜2をフォトエツチング技術を用いて所定のパター
ンに形成した後、後述する熱処理を行ない、最後に抵抗
膜露出部5を覆う様ニ5iO2(Iから成る保護膜6を
スパッタリング法等で形成して完了する。
なお、保護膜6は、薄膜回路の用途により省略出来る場
合がある◎ 導体膜4の一部である電極パッド7は半田付けにより外
部端子の接続に用いられる。
合がある◎ 導体膜4の一部である電極パッド7は半田付けにより外
部端子の接続に用いられる。
次に前記熱処理について説明する。
熱処理は抵抗膜2を形成する際に抵抗膜2に入った結晶
構造上の歪を除去し抵抗値の安定化を企ること、或は抵
抗膜露出部5の表面に酸化膜を形成し、抵抗膜2を外気
から保護すること等の目的でなざnる。
構造上の歪を除去し抵抗値の安定化を企ること、或は抵
抗膜露出部5の表面に酸化膜を形成し、抵抗膜2を外気
から保護すること等の目的でなざnる。
熱処理条件は薄膜回路の用途及び抵抗膜2の材質の違い
等により異なるが、通常は大気中、200℃から500
℃で1時間から3時間で完了する。
等により異なるが、通常は大気中、200℃から500
℃で1時間から3時間で完了する。
ぎて、サーマルヘッドの様な高温で抵抗膜2を使用する
薄膜回路の場合、熱処理温度を350℃から500℃に
する必要がある。ところがこの様に熱処理温度が高いと
接着層3を形成するCr或はNi−Crが導体膜4のA
u中に拡散して、その表面にまで達し、そこで酸素と反
応し、Cr或はNiの酸化物を形成するに至る。即ち、
前記電極パッド7の表面はCr或はNiの酸化皮膜で僚
わnるために、該電極パッド7の半田付けは極めて困難
で、外部端子との接続は不可能となる。
薄膜回路の場合、熱処理温度を350℃から500℃に
する必要がある。ところがこの様に熱処理温度が高いと
接着層3を形成するCr或はNi−Crが導体膜4のA
u中に拡散して、その表面にまで達し、そこで酸素と反
応し、Cr或はNiの酸化物を形成するに至る。即ち、
前記電極パッド7の表面はCr或はNiの酸化皮膜で僚
わnるために、該電極パッド7の半田付けは極めて困難
で、外部端子との接続は不可能となる。
そこで、前記酸化皮膜を除去する方法が必要となるが、
その1例として酸な用いてエツチングする方法が考えら
れる。然るに、この種の酸化皮膜は極めて安定で、塩酸
、硫酸、硝酸、リン酸、弗硝酸、王水等に室温及び50
℃で5分間浸漬しても除去は不可能である。更に液温を
上げるか、浸漬時間を増すことが考えられるが、この場
合薄膜回路の他の部分がそn等の酸に侵される危険性が
あり、実際的な方法とは言えない。
その1例として酸な用いてエツチングする方法が考えら
れる。然るに、この種の酸化皮膜は極めて安定で、塩酸
、硫酸、硝酸、リン酸、弗硝酸、王水等に室温及び50
℃で5分間浸漬しても除去は不可能である。更に液温を
上げるか、浸漬時間を増すことが考えられるが、この場
合薄膜回路の他の部分がそn等の酸に侵される危険性が
あり、実際的な方法とは言えない。
また別な方法として電極パッド7の表面を物理的に擦る
、所謂ラッピングによって表面の酸化皮膜を除去するこ
とが考えられる。酸化皮膜の厚みは高々4001程度で
極めて薄いため、上記のラッピングで酸化皮膜の除去は
可能である。然しラッピングによる研削の深さを400
X程度で制御することは非常に難しく、シばしば研削が
深くなり過ぎて導体4のAuの厚みが薄くなり、半田付
けの際にAuが半田に溶は込む所謂Au膜の半田食われ
現象が生じ、半田付けが困難となる。また、ラッピング
では薄膜回路が形成されている基板表面?広範囲に渉り
一様に、且つ再現性良く前記酸化皮膜を除去することは
難しい。
、所謂ラッピングによって表面の酸化皮膜を除去するこ
とが考えられる。酸化皮膜の厚みは高々4001程度で
極めて薄いため、上記のラッピングで酸化皮膜の除去は
可能である。然しラッピングによる研削の深さを400
X程度で制御することは非常に難しく、シばしば研削が
深くなり過ぎて導体4のAuの厚みが薄くなり、半田付
けの際にAuが半田に溶は込む所謂Au膜の半田食われ
現象が生じ、半田付けが困難となる。また、ラッピング
では薄膜回路が形成されている基板表面?広範囲に渉り
一様に、且つ再現性良く前記酸化皮膜を除去することは
難しい。
本発明は、上記の欠点を解消するためになされたもので
、その目的とするところは導体膜の表面に生じた酸化皮
膜を広範囲に渉り一様に、且つ再現性良く、而も薄膜回
路の他の部分2侵すことなく除去し、該導体膜の半田付
けを可能とすることにある。本発明は前記酸化皮膜の除
去にスパッタエツチング技術を用いるもので、以下本発
明の薄膜回路の製造方法の1実施例につき説明する。
、その目的とするところは導体膜の表面に生じた酸化皮
膜を広範囲に渉り一様に、且つ再現性良く、而も薄膜回
路の他の部分2侵すことなく除去し、該導体膜の半田付
けを可能とすることにある。本発明は前記酸化皮膜の除
去にスパッタエツチング技術を用いるもので、以下本発
明の薄膜回路の製造方法の1実施例につき説明する。
第2図は、本発明の1実施例を示す薄膜回路の断面図で
あり、第1図の従来例と同一部分は同一番号を付しであ
る。
あり、第1図の従来例と同一部分は同一番号を付しであ
る。
図面に於て1はセラミック等の絶縁基板で、該基板1の
上にスパッタリング法でTa2Nを約1500Xの厚み
に形成し抵抗膜2とする。その上に蒸着法でNi−Cr
を約500Xの厚みに形成し接着層3とし、引き続きA
uを約10.0001の厚みに形成し導体膜4とする。
上にスパッタリング法でTa2Nを約1500Xの厚み
に形成し抵抗膜2とする。その上に蒸着法でNi−Cr
を約500Xの厚みに形成し接着層3とし、引き続きA
uを約10.0001の厚みに形成し導体膜4とする。
次に導体膜4、接着層3、及び抵抗膜2をフォトエツチ
ング技術により所定のパターンに形成し、その後熱処理
を行う。熱処理条件は大気中500℃で2時間である。
ング技術により所定のパターンに形成し、その後熱処理
を行う。熱処理条件は大気中500℃で2時間である。
次に前記熱処理によって生じた酸化皮膜8をスフ9ツタ
エツチング技術により除去する。
エツチング技術により除去する。
ところで、スパッタエツチング技術は公知の様にAuイ
オンの衝撃でエツチングを行なうものであるので、エツ
チングされる物質の違いによるエツチング度の差が小さ
い。即ち、エツチングの選択性に乏しい。そこで、エツ
チングされてはならない部分、例えば本発明の実施例に
於ける抵抗体露出部5はステンレス板等でつくられるメ
タルマスク9で罹っておき、半田付けが必要となる電極
パッド7だけがスパッタエツチングされる様にしておけ
ば良い。
オンの衝撃でエツチングを行なうものであるので、エツ
チングされる物質の違いによるエツチング度の差が小さ
い。即ち、エツチングの選択性に乏しい。そこで、エツ
チングされてはならない部分、例えば本発明の実施例に
於ける抵抗体露出部5はステンレス板等でつくられるメ
タルマスク9で罹っておき、半田付けが必要となる電極
パッド7だけがスパッタエツチングされる様にしておけ
ば良い。
また、本発明Oこ於ける様な、高々400X程度の膜厚
の酸化皮膜を除去するのみでスパッタエツチングを行な
う際には、エツチングのパターン精度、或はエツチング
レート等に特に厳しい条件は無いので、必ずしもスi!
ツタエツチング専用の装置を用いる必要はなく、薄膜の
形成に使用される通常のスパッタ装置の逆スパツタモー
ドを使用すれば十分である。
の酸化皮膜を除去するのみでスパッタエツチングを行な
う際には、エツチングのパターン精度、或はエツチング
レート等に特に厳しい条件は無いので、必ずしもスi!
ツタエツチング専用の装置を用いる必要はなく、薄膜の
形成に使用される通常のスパッタ装置の逆スパツタモー
ドを使用すれば十分である。
本発明の実施例に於ても、抵抗膜2を形成するのに使用
したスパッタ装置を用い、逆スパツタモードで酸化皮膜
8のスパッタエツチングを行っている。スパッタエツチ
ングの条件としてはRFスパッタリング方式で、バイア
ス電圧40V、RFパワー1 kWで10〜20分間の
スフ4ツタエツチングにて酸化皮膜8の除去ご完了して
いる。酸化皮膜の除去は、薄膜回路が形成されている基
板表面の広い範囲に渉り一様で、且つ再現性良く行われ
るため、本発明によるスノ々ツタエツチング技術を用い
る方法は、量産的手段として極めて有効であるO なお、第1図に示す様に抵抗膜露出部5が8102等の
保護膜6で覆われており、該保護膜6の厚みが十分厚け
れば、ヌパツタエッチングを行う際に、前記メタルマス
ク9は特に必要としない。
したスパッタ装置を用い、逆スパツタモードで酸化皮膜
8のスパッタエツチングを行っている。スパッタエツチ
ングの条件としてはRFスパッタリング方式で、バイア
ス電圧40V、RFパワー1 kWで10〜20分間の
スフ4ツタエツチングにて酸化皮膜8の除去ご完了して
いる。酸化皮膜の除去は、薄膜回路が形成されている基
板表面の広い範囲に渉り一様で、且つ再現性良く行われ
るため、本発明によるスノ々ツタエツチング技術を用い
る方法は、量産的手段として極めて有効であるO なお、第1図に示す様に抵抗膜露出部5が8102等の
保護膜6で覆われており、該保護膜6の厚みが十分厚け
れば、ヌパツタエッチングを行う際に、前記メタルマス
ク9は特に必要としない。
以上述べた様に、スパッタエツチング技術を用いて、導
体薄膜の表面の酸化皮膜を除去し、該導体薄膜の半田付
けを可能とする方法は、薄膜回路が形成されている基板
表面の広い範囲に渉り一様で、且つ再現性良く、而も薄
膜回路の他の部分を損なうことなく行なえるので、量産
的手段としても極めて効果のある方法である。
体薄膜の表面の酸化皮膜を除去し、該導体薄膜の半田付
けを可能とする方法は、薄膜回路が形成されている基板
表面の広い範囲に渉り一様で、且つ再現性良く、而も薄
膜回路の他の部分を損なうことなく行なえるので、量産
的手段としても極めて効果のある方法である。
第1図は一般的な薄膜回路の断面図、第2図は本発明の
実施例を示す薄膜回路の断面図である。 1・・・絶縁基板、2・・・抵抗膜、3・・・接着層、
4・・・導体膜、6・・・保護膜、7・・・電極パッド
、8・・・酸化皮膜、9・・・メタルマスク。
実施例を示す薄膜回路の断面図である。 1・・・絶縁基板、2・・・抵抗膜、3・・・接着層、
4・・・導体膜、6・・・保護膜、7・・・電極パッド
、8・・・酸化皮膜、9・・・メタルマスク。
Claims (1)
- 絶縁基板上に蒸着法、スパッタリング法等で膜をつくり
、フォトエツチング等により所定のパターンの抵抗体、
導体等を形成して成る薄膜回路の製造方法に於て、製造
工程中に該導体薄膜の表面に生じた酸化皮膜をスパッタ
エツチング技術を用いて除去することを特徴とする薄膜
回路の製造方法0
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12901782A JPS5919393A (ja) | 1982-07-26 | 1982-07-26 | 薄膜回路の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12901782A JPS5919393A (ja) | 1982-07-26 | 1982-07-26 | 薄膜回路の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5919393A true JPS5919393A (ja) | 1984-01-31 |
Family
ID=14999095
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP12901782A Pending JPS5919393A (ja) | 1982-07-26 | 1982-07-26 | 薄膜回路の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5919393A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03154394A (ja) * | 1989-11-13 | 1991-07-02 | Matsushita Electric Ind Co Ltd | 電子回路モジュール |
JPH05109925A (ja) * | 1991-10-18 | 1993-04-30 | Kyocera Corp | 薄膜配線基板 |
-
1982
- 1982-07-26 JP JP12901782A patent/JPS5919393A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03154394A (ja) * | 1989-11-13 | 1991-07-02 | Matsushita Electric Ind Co Ltd | 電子回路モジュール |
JPH05109925A (ja) * | 1991-10-18 | 1993-04-30 | Kyocera Corp | 薄膜配線基板 |
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