JPS59191337A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS59191337A JPS59191337A JP6526383A JP6526383A JPS59191337A JP S59191337 A JPS59191337 A JP S59191337A JP 6526383 A JP6526383 A JP 6526383A JP 6526383 A JP6526383 A JP 6526383A JP S59191337 A JPS59191337 A JP S59191337A
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- JP
- Japan
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- resin
- semiconductor chip
- resin material
- resin body
- inner lead
- Prior art date
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- Pending
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
- H01L2924/1815—Shape
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は樹脂封止型の半導体装置の製造方法に関する。
半導体チップは外部からの衝撃や湿気等に対して弱いた
め一般に外囲器中に封止されて使用される。封止方法は
いろいろあるが、安価で量産に適した特徴を持つ樹脂封
止法が用いられることが多い。従来の樹脂封止型半導体
装置の製造方法を第１図を用いて説明する。リードフレ
ーム１のベッド部ｌａ上に半導体チップ２をマウントす
る。半導体チップ２の電極部とリードフレームのインナ
ーリードｓ１ｂとをワイヤ３により電気的に接続する。
め一般に外囲器中に封止されて使用される。封止方法は
いろいろあるが、安価で量産に適した特徴を持つ樹脂封
止法が用いられることが多い。従来の樹脂封止型半導体
装置の製造方法を第１図を用いて説明する。リードフレ
ーム１のベッド部ｌａ上に半導体チップ２をマウントす
る。半導体チップ２の電極部とリードフレームのインナ
ーリードｓ１ｂとをワイヤ３により電気的に接続する。
（第１図（ａ））次に低圧トランスファモールド法によ
り半導体チップ２、ベッド部１ａ、 インナーリード
部１ｂ及びワイヤ３を樹脂体４中に封止する。（第１図
（ｂ））低圧トランスファモールド法とは上下２つの成
形用金型の間に形成される中空部に封止する物体を置き
、中空部に樹脂を注入して封止するものである。
り半導体チップ２、ベッド部１ａ、 インナーリード
部１ｂ及びワイヤ３を樹脂体４中に封止する。（第１図
（ｂ））低圧トランスファモールド法とは上下２つの成
形用金型の間に形成される中空部に封止する物体を置き
、中空部に樹脂を注入して封止するものである。
しかし、この方法では２つの成形用金型のすき間から樹
脂がはみ出ｔ１ リードフレームのアウターリード部１
ｃに付着してしまうことがある。このよりな樹脂は一般
にパリと呼ばれている。このパリはその後の工程でアク
タ−リード部１ｃ表面にスズをメッキする際に障害とな
るため、除去してνくことが必要である。パリを除去す
るにはガラスピーズ等の研摩材を高圧力でバーリに吹き
付けるという方法が採られることが多い。その際す［磨
材はパリの部分にのみ吹き付けられ、樹脂体４には吹き
付けられないことが望葦しいが、パリは樹脂体４に近い
部分により厚く形成されることは明らかであり、樹脂体
４に研摩材が吹き付けられないようにしつつパリを完全
に除去するのは困難である。このため研摩材はパリと共
に樹脂体４の表面を削ってしまつ。
脂がはみ出ｔ１ リードフレームのアウターリード部１
ｃに付着してしまうことがある。このよりな樹脂は一般
にパリと呼ばれている。このパリはその後の工程でアク
タ−リード部１ｃ表面にスズをメッキする際に障害とな
るため、除去してνくことが必要である。パリを除去す
るにはガラスピーズ等の研摩材を高圧力でバーリに吹き
付けるという方法が採られることが多い。その際す［磨
材はパリの部分にのみ吹き付けられ、樹脂体４には吹き
付けられないことが望葦しいが、パリは樹脂体４に近い
部分により厚く形成されることは明らかであり、樹脂体
４に研摩材が吹き付けられないようにしつつパリを完全
に除去するのは困難である。このため研摩材はパリと共
に樹脂体４の表面を削ってしまつ。
このパリ取り工程で削り取られる樹脂の量はばらつきを
生じることが多く、樹脂を５０μｍ削るように研摩材の
吹き付けを調整しておいたとしても、実際には樹脂体４
の形状や研摩材の吹き付は方法等により１００μｍ程度
も削られてしまうことがある。樹脂体４表面が削られ過
きると半導体チップ２上部の樹脂厚が薄くなってしまい
、外部から水分が浸入したり汚染が生じたりする恐れが
犬きくなる。特にフラットパッケージタイプの半導体装
置においては一般に半導体チップ上部の樹脂厚が４００
〜５００μｍ１ワイヤの最頂部から上の樹脂厚が２００
〜２５０μｍ程度となっているため、樹脂体表面が５０
μｍ程度余計に削られると樹脂体による半導体チップの
保護が不充分となり、故障が起きやすくなってしまう。
生じることが多く、樹脂を５０μｍ削るように研摩材の
吹き付けを調整しておいたとしても、実際には樹脂体４
の形状や研摩材の吹き付は方法等により１００μｍ程度
も削られてしまうことがある。樹脂体４表面が削られ過
きると半導体チップ２上部の樹脂厚が薄くなってしまい
、外部から水分が浸入したり汚染が生じたりする恐れが
犬きくなる。特にフラットパッケージタイプの半導体装
置においては一般に半導体チップ上部の樹脂厚が４００
〜５００μｍ１ワイヤの最頂部から上の樹脂厚が２００
〜２５０μｍ程度となっているため、樹脂体表面が５０
μｍ程度余計に削られると樹脂体による半導体チップの
保護が不充分となり、故障が起きやすくなってしまう。
樹脂体表面が削られ過ぎていないかどうかを管理するに
はパリ取り工程の前後で樹脂厚を測定すればよいが、こ
れを全ての半導体装置について行うのは時間及びコスト
の点で問題がある。まだサンプルを抜キ取って測定する
方法では不良品を完全にチェックすることができない。
はパリ取り工程の前後で樹脂厚を測定すればよいが、こ
れを全ての半導体装置について行うのは時間及びコスト
の点で問題がある。まだサンプルを抜キ取って測定する
方法では不良品を完全にチェックすることができない。
このように従来は樹脂体表面の削られた量を簡単にチェ
ックする方法はなかった。
ックする方法はなかった。
本発明は上ｎピの事情に鑑みてなされたもので、松脂封
止を行う際にアウターリード部に形成されるパリを除去
する工程で樹脂体が削られた量を簡単に検知することが
できる半導体装置の製造方法を提供−ｒることを目的と
する。
止を行う際にアウターリード部に形成されるパリを除去
する工程で樹脂体が削られた量を簡単に検知することが
できる半導体装置の製造方法を提供−ｒることを目的と
する。
リードフレームのベッド部に半導体チップをマウントし
、半纏体グルツブの電極部とリードフレームのインナー
リード部とを電気的に接続した後、リードフレームのベ
ッド部、インナーリード部及び半導体チップを樹脂体中
に封止する。この樹脂体表面に所定の深さの凹部を形成
した後、樹脂封止工程においてリードフレームのアウタ
ーリード部に付着したパリを除去する。このパリ取り工
程において位・１指体の削られた量を凹部の状態により
検知する。
、半纏体グルツブの電極部とリードフレームのインナー
リード部とを電気的に接続した後、リードフレームのベ
ッド部、インナーリード部及び半導体チップを樹脂体中
に封止する。この樹脂体表面に所定の深さの凹部を形成
した後、樹脂封止工程においてリードフレームのアウタ
ーリード部に付着したパリを除去する。このパリ取り工
程において位・１指体の削られた量を凹部の状態により
検知する。
第２図を用いて本発明の第一の実施例を説明する。半導
体チップ２をベッド部ｌａ上にマウントした後、ワイヤ
３により半導体チップ２の電極部とインナーリード・部
１ｂとを電気的に接続する。
体チップ２をベッド部ｌａ上にマウントした後、ワイヤ
３により半導体チップ２の電極部とインナーリード・部
１ｂとを電気的に接続する。
次に低圧トランスファモールド法により半導体チップ２
、ベッド部１ａ、インナーリード部１ｂ及びワイヤ３を
樹脂体１０中に封止する。その際、樹脂体１０の表面に
凹部１１を同時に形成する。
、ベッド部１ａ、インナーリード部１ｂ及びワイヤ３を
樹脂体１０中に封止する。その際、樹脂体１０の表面に
凹部１１を同時に形成する。
（第２図）アクタ−リード部１ｃに付着したノくりを除
去するために研摩材を高圧力で吹き付ける。
去するために研摩材を高圧力で吹き付ける。
するとパリ及び４ＡＪ １３’ｒｔ体１０表面が削られ
て行く。
て行く。
同時に凹部１１はその段差部の角が削られて行くためだ
んだん見えにくくなる。今、樹脂封止時にワイヤ３の最
頂部から上の樹脂厚が３００βｍでるり、耐湿性等の面
からこの樹脂厚が少なくとも２００μｍ必要であるとす
れば、ノ＜υ取り工程における削り量の最大許容値は１
００μｍということになる。この場合には凹部１１形成
時にその深さを１２０μｍ１直径１皿としておく。する
と４＃脂体１０表面かはぼ１００μｍ削られた時点で凹
部１１を確認できなくなる。すなわちパリ取り工程終了
後に凹部１１を確認できるかどうかで、樹脂体１０表面
の削られた電が１００μｍ以下であるかまたは１００μ
ｍ以上であるかを検知することができる。
んだん見えにくくなる。今、樹脂封止時にワイヤ３の最
頂部から上の樹脂厚が３００βｍでるり、耐湿性等の面
からこの樹脂厚が少なくとも２００μｍ必要であるとす
れば、ノ＜υ取り工程における削り量の最大許容値は１
００μｍということになる。この場合には凹部１１形成
時にその深さを１２０μｍ１直径１皿としておく。する
と４＃脂体１０表面かはぼ１００μｍ削られた時点で凹
部１１を確認できなくなる。すなわちパリ取り工程終了
後に凹部１１を確認できるかどうかで、樹脂体１０表面
の削られた電が１００μｍ以下であるかまたは１００μ
ｍ以上であるかを検知することができる。
本実施例によれば樹脂封止を行う除の成形用金型に少変
更を加えるだけで、パリ取り工程においてｄｒＪ脂体が
削られ過ぎていないかどうかを知ることができる。樹脂
封止時の半導体チップ上部やワイヤの最頂部から上の嬬
１ｊば厚によりパリ取り工程における削り量の最太許答
値はいろいろな値を取り得るが、その揚台には凹部の深
さ及び大きさ適宜選択すればよい。
更を加えるだけで、パリ取り工程においてｄｒＪ脂体が
削られ過ぎていないかどうかを知ることができる。樹脂
封止時の半導体チップ上部やワイヤの最頂部から上の嬬
１ｊば厚によりパリ取り工程における削り量の最太許答
値はいろいろな値を取り得るが、その揚台には凹部の深
さ及び大きさ適宜選択すればよい。
第３図を用いて本１発明の第二の実施例を説明する。本
実施例においては樹脂封止時に＆１指体１２表面に深さ
の異なる複数の凹部１３，１４，１５゜１６を形成する
。その他の部分は第一の実施例と同様であるので説明を
省略する。本実施例によればパリ取り工程にどの深さの
凹部まで見えなくなったかを確認することにより樹脂体
１２がどれだけ削られたかをｎ６単に知ることができ、
パリ取り工程における削り量を正確に管理することがで
きる。
実施例においては樹脂封止時に＆１指体１２表面に深さ
の異なる複数の凹部１３，１４，１５゜１６を形成する
。その他の部分は第一の実施例と同様であるので説明を
省略する。本実施例によればパリ取り工程にどの深さの
凹部まで見えなくなったかを確認することにより樹脂体
１２がどれだけ削られたかをｎ６単に知ることができ、
パリ取り工程における削り量を正確に管理することがで
きる。
なお上記の実施例においては凹部を樹脂体の下面、すな
わちリードフレームから見て半導体チップと反対側の表
面に形成したが、樹脂体の上面、すなわちリードフレー
ムから見て半導体チップと同じ側の表面に形成してもよ
い。
わちリードフレームから見て半導体チップと反対側の表
面に形成したが、樹脂体の上面、すなわちリードフレー
ムから見て半導体チップと同じ側の表面に形成してもよ
い。
本発明によればパリ取り工程において４ｊＪ ＩＪＭ体
が削られ過ぎていないかどうかを簡単に検知することが
できるため、従来困難であった製造された半導体チップ
てについての削り量のチェックが可能となる。またその
チェックには特別な器具は不必要であり、目視により極
めて短時間で行うことができる。
が削られ過ぎていないかどうかを簡単に検知することが
できるため、従来困難であった製造された半導体チップ
てについての削り量のチェックが可能となる。またその
チェックには特別な器具は不必要であり、目視により極
めて短時間で行うことができる。
第１図（ａ） 、 （ｂ）は従来の半導体装置の製造方
法を示す断面図、第２図は本発明の第一の実施例を示す
断面図、第３図は本発明の第二の実施例を示す断面図で
ある。 １ａ・・ベッド部、■ｂ・・・インナーリート部、１ｃ
・・・アウターリード部、２・・・半導体チップ、１０
．１２・・・樹１指体、１１，１３，１４．１り、１６
・・凹部。 代理人 弁理士 則 近 憲 佑 （ほか１名） ′ｆ １ 図 １２） Ｃｂ）
法を示す断面図、第２図は本発明の第一の実施例を示す
断面図、第３図は本発明の第二の実施例を示す断面図で
ある。 １ａ・・ベッド部、■ｂ・・・インナーリート部、１ｃ
・・・アウターリード部、２・・・半導体チップ、１０
．１２・・・樹１指体、１１，１３，１４．１り、１６
・・凹部。 代理人 弁理士 則 近 憲 佑 （ほか１名） ′ｆ １ 図 １２） Ｃｂ）
Claims (1)
- 【特許請求の範囲】 １、 インナーリード部、アウターリード部及びベッド
部を有するリードフレームの前記ベッド部に半導体チッ
プをマウントする工程と、前記半導体チップの電極部と
前記インナーリード、部とを電気的に接続する工程と、
前記半導体チップ、前記ベッド部及び前記インナーリー
ド部を樹脂体内に封止する樹脂封止工程と、前記樹脂体
表面に少なくとも１個の凹部を形成する工程と、前記樹
脂封止工程において前記アウターリード部に付着した樹
脂を除去するパリ取り工程とを具備し、前記ノクリ取り
工程において前記パリと共に前記樹脂体が削られた量を
前記凹部の状態により検知することを特徴とする半導体
装置の製造方法。 ２、前記凹部は複数個形成され、それぞれの凹部の深ざ
が異なっていることを特徴とする特溝ミ÷力着許請求の
範囲第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6526383A JPS59191337A (ja) | 1983-04-15 | 1983-04-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6526383A JPS59191337A (ja) | 1983-04-15 | 1983-04-15 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59191337A true JPS59191337A (ja) | 1984-10-30 |
Family
ID=13281851
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6526383A Pending JPS59191337A (ja) | 1983-04-15 | 1983-04-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59191337A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5314842A (en) * | 1988-09-30 | 1994-05-24 | Kabushiki Kaisha Toshiba | Resin-sealed type semiconductor device and method for manufacturing the same |
| CN114774918A (zh) * | 2022-04-25 | 2022-07-22 | 苏州众芯联电子材料有限公司 | 一种半导体干刻设备部件的制作工艺 |
-
1983
- 1983-04-15 JP JP6526383A patent/JPS59191337A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5314842A (en) * | 1988-09-30 | 1994-05-24 | Kabushiki Kaisha Toshiba | Resin-sealed type semiconductor device and method for manufacturing the same |
| CN114774918A (zh) * | 2022-04-25 | 2022-07-22 | 苏州众芯联电子材料有限公司 | 一种半导体干刻设备部件的制作工艺 |
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