JPS59184955A - デバツグ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の背景 この発明は、ブ［１グラム中の誤りを見っけて必９１＋
　；／ｉ　＋’、、言９Ｉ゛これを直すためのデバッグ
装置に関りる。１ 近１１、ブ［１グラムの品質の向上を図るためにしジ１
−ラ・プログラミングと呼ばれるプロゲラｌ＼のＮ’Ｊ
　？：ｌ、作成手法が多用されるようになってきた。従
来のプログラミングの手法は、プロゲラ１１の開始から
終了まで数千スデツブもある、Ｊ、うイ１艮いプログラ
ムを一連のものとして作成ｌる０の（゛・ある。これに
対して新しいモジコーラ・−：／’Ｌ］グラミングはプ
ログラム全体をいくつかの論Ｍ］１的な小部分に分割し
、各部分を数十ステツブ程度のまとまりに［ジュール化
するものＣある。ぞしてこれらのモジ１−ルは、第１図
に承りように階層的な構造に引立てられ、」−位にｄ５
るものを親、下位にあるものを子として親子関係を結ん
でいる。たとえば親モジコール・ブロクラムΔの実行中
に了モジュール・プログラム△１のＣΔＬ１−命令があ
ると１１−１グラムへ１にジャンプしてこのプログラム
Δ１が実行される。そしてブ［ｌグラム△１中のＲＥ　
Ｔ　ＩＪ　ＲＮ余令によって親プログラムＡに戻る。

ところで従来のデバッキングの一般的な手法は、デバッ
グ対象ブ〔１グラムの所望箇所にブレーク・ポイントを
あらかじめ設定し、この後このプログラムを実（幾（デ
バッグ対象ブ［１グラムを実行するためのｃ　Ｐ　Ｕを
含む装置）により実行させ、設定されたブレーク・ポイ
ントに至ったときにプログラムの実行を停止トさせ、こ
のときの実機のメモリやレジスタの内容をリード・ライ
トリ〜ることにより、命令やデータに誤りがあるかどう
かをチェックし、また必要ならばこれらを修正づ゛る、
というしのである。ブレーク・ポイン１−の設定はデパ
ック装協側で行なわれる。従来はデバッグ装置に、ブレ
ーク・ポイン［−（フレークずべきアドレス）をしツ］
〜りるための１ノジスタと、このレジスタにセットされ
たｊ′ド１ノスと実機のアドレス・バスに出ツノされる
ｊ７ドレスとの一致をとる比較回路とを設置Ｊていた１
、イして比較回路から出力される一致１３号に１．１、
−）で実機のＣＰＵを停止させでいた。

このようなデバッグ装置は、従来のモジコール化ｃ”：
　ｔＵ　’Ｕいない開始から終了まで一連に連続（）Ｉ
Ｊステップからなるプロゲラ１１のデバッキングにはり
「適ではあるが、１ニ述のようなモジコール・ブ［Ｉグ
ラミングにより作成されたブ【−１グラムの）“バッギ
ングに適用づると不便な点かあっＩｓ　、たどえば゛子
モジュール・ブ［１グラムΔ１のｌ゛バツグ途中イれ以
降のステップを実行さぜ親モジュール・プログラム八に
戻したいとぎには、親ブ［１グラムΔのリターンづべき
アドレスをその都度上記レジスタに設定しなりればなら
ない。これ番よ、プログラムの構造の変化があるにもか
かわらずそれに対してデバッグ装置の改良がなされてい
ないからである。モジコーラ・プログラミング手法と同
様にデバッグ装置においても各モジコールを１個のまと
まりどして取扱うことが必要である。

発明の要点 この発明は、モジューラ・プログラミングにより作成さ
れたプログラムのデバッキングに好適であって、とくに
子モジヨール・プ［１グラムから親モジ〕、−ル・プロ
グラムにきわめで容易に戻づことのできるデバッグ装置
を提供することを目的とする。

この発明によるデバッグ装ｆｆ’５’は、リターン命令
を検出りる手段、実機のＣＰ　Ｕに１１１１グラｌオを
実？１”さＵ゛るための信号を入力しかつリターン命令
検出までこれを記憶する手段、およびこの記憶１段に記
憶されている信号に応じて上記ＣＩ”）　ｔｌのｆログ
ラム実行、停止を制ｉｌｌ　？ｊ−る手段、を備え（い
ることを特徴とする。

し１．−がって、子モジュール・プログラムのデバッグ
途中でそれ以降の子ブ１」グラムを実行さｔ！♀（Ｊブ
１」グラムに戻したい場合には、従来のよ゛う（、−親
プログラムのアドレスをその都ｌ′１１設定づる必９シ
はなく、゛単に子プログラムの実（うを開始さｌ！るだ
ＩＪ　′ｃ自勅的にリターン命令が検出された１、＋ｒ
点て・ゾ【１グラムの実ｔｊが（？止されるので、きわ
めて筒中に親プログラムに戻づことができる。

実施例の説明 第２図において、デバッグ対象プロ、グラムを実行する
実機にはＣＰＵ　（１）がある。ＣＰＵ（１）からはア
ドレスバス、データバスおよびコン１へロールバスが引
出されでいる。デバッグ装置にもまたデバッキングを行
なうためのＣＩ〕Ｕ（図示１８）が備えられ−Ｃいる。

デバッグ装置において、コントロール回路（２）にはＣ
ＰＵ（１）のコン１−ロール信号がパノノしている。こ
のコントロール回路（２）は、ＣＰＵ（１）の実行く開
始）ｌ１１３よび停止（ＲＵＮ／５ＴＯＰ）の同期信号
を作成するものである。この同期信号は、ステップ実行
回路（３）、ブレーク・ポイント検出回路（４）　Ｊ３
よびＡＮＤ回路（１４）に入力する。ステップ実行回路
（３）は、ステップ（Ｓ　Ｔ　Ｅ　Ｐ　）キー（８）か
らのスーツツブ実行要求信号およびノリツブ７０ツブ（
６）からの停止要求信号にもとづいてＣＰＬＪ（１）の
実行および停止を制御するものである。ステップキー（
８）が押されると実行回路（３）に実す要求信号が入力
するのでＣＰＵ（１）のプログラム実行が一〇は行なわ
れるが、この実行要求信号はＯＲ回路（１１）を経てフ
リップフロップ（６）をセラ１〜づるので、このフリッ
プフロップ（６〉から停止り要求信号が実行回路（３）
に入力し、ＣＰＵ（１）の動作を停］１さけるために、
ＣＰＵ（１）は１命令の実行のみを行なう。ラン＜　Ｒ
ｕ　Ｎ’　＞キー（９）は、停＋ｌｙしているＣＰＵ　
（１）の動作を開始さけプ［］グラムを実行さけ゛るも
のである。づなわちラン４−（９）からの実行信８はＯ
Ｒ回路（１２）ｔ　ＩＦＴ　”Ｃフリップフロップ（６
）をリセットづるので、このフリップフロップ（６）′
ｂ日らの停止要求信号がオフされ、ステップ実行回路（
ご３）によってＣＰＵ（１’）のプログラム実行が開始
される。

ブレーク・ポイン１〜検出回路（４）は、ブレーク（停
止）させるべきアドレスを設定し、ＣＩ）Ｕ（１）がデ
バッグ対象プログラムを実行中に実行または参照したア
ドレスがこの設定アドレスと一致したときに、ブレーク
・ポイント検出信号を出力するものであり、従来から利
用されている回路である。この回路（／Ｉ）は、たどえ
ばブレークさせるべきアドレスを設定するレジスタと、
比較回路とからなり、比較回路は、レジスタに設定され
たアドレスどＣＰＵ　（１）のアドレスバスから入力す
るアドレスとが一致したとぎにブレーク・ポイント検出
信号を出力づる。この検出信号はＯＲ回路（１１）を経
てフリツノノ「１ツブ（６）をセットするので、停止要
求信号シによってＣ１）Ｕ（１＞が停止づる。

）−１−ダ（５）はＲＥＴＵＲＮ（リターン）命令を検
出するためのものであり、その入力側に＋、、ｔ、　Ｃ
Ｐ　ＬＪ　（１）のデータバスが接続されている。、−
ｊ　　（Ｇｏ）キ　（１０）ＧｔＲ［Ｅ’ｒＵＲＮ命令
検１１冒１、でＣＰＵ（１）をラン（実行）さけるた＋
Ｖ）の６のである。ＣＰＵ（１）が停止している状態（
・イーキー（１０）が押されると、その信シー３は０１
２回路（１２）を経てノリツブフロップ（６）をリセッ
トするので停止状態が解除されＣＰＵ（１）はプログラ
ム実行を開始する。また−ｒ−＝′Ｉ−（１０）からの
（５、Ｑによりフリップフロツノ（７）がセラ１−され
、このフリップフロツノ°（７）のセット出力によって
Ａ　Ｎ　ｌ）回路（１３）のグー１〜が開かれた状態と
なる。ｃ　ｐ　ｕ（１）のプログラム実行により、この
プログラムにしたがってデータバス上に実行命令や参照
データが瑣われる。データバス上にＲＥＴＵＲＮ命令が
あるどこれがデコーダ（５）によって検出され、デコー
ダの検出用ツノはフ１ツヂ１ナイクル信号のタイミング
でＡ　Ｎ　［）回路（１４）を通過し、ＡＤＮ回路（１
３）のゲートは既（Ｊ開いているからこの回路（１３）
を通り、さらにＯＲ回路（１１）を経てフリップ７０ツ
ブ（６）をじツ［−するので、フリップフ［」ツブ（６
）から（亭＋に要求信号が出力され、実行回路（３）に
よってＣＰＵ（１）は実行状態から停止状態に切換えら
れる。このときのアドレスは適当なタイミング信号によ
ってブレーク・ポイント検出回路（４）に一時記憶させ
ることができるので、どこで（づなわちどの−ノアドレ
スで）ＲＦＴＵＲＮ命令が発生したかを知ることができ
る。

このようにして、ゴーキー（１０）を操作するごとにＲ
ＩＥ　Ｔ　Ｕ　ＲＮ命令の発生時点でブレークを生じさ
せることができる。丈なわら、４ノブルーヂン（子モジ
コール・ブ【−１グラム）のデバッグのためにＣＰＵ（
１）を停止させたのら、それ以降のプログラムを実行さ
けて親モジコール・プロゲラ１１まで戻したいとぎには
、ゴーキー（１０）を押すだけでＣＰＵ（１）はりブル
ーヂンを実行し終了したところで停止する。したがって
従来のように、戻すべき親ブ［ｌグラムのアドレスをブ
レーク・ポイント検出回路（４）に設定りる必要は全く
ない。

【図面の簡単な説明】

第１図はプ［１グラムの階層的Ｍ造を示す図、第２図は
この発明の実施例を示すもので、デバッグ装置のブロッ
ク図である。 （７〉・・・実機のＣＰＬＩ、（３〉・・・スデッゾ実
行回路、（５）・・・リターン命令検出用デコーダ、（
６）・・・ノリツブフロップ、（１０）・・・ゴー（Ｇ
（、）＞、：ｌ−。 以　　上 外４名

Claims (1)

1. 【特許請求の範囲】 リターン命令を検出する手段、 デバッグ対象プログラムを実行するＣＰＵにプログラム
   を実行さけ・るための信号を入力しかつリターン命令検
   出までこれを記憶する手段、および この記憶手段に記憶され−Ｃいる信用に応じ文上記ＣＰ
   Ｕのプログラム実行、停止を制御する手段、 を１翰えでいるデバッグ装置。