JPS59182628A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS59182628A JPS59182628A JP5513383A JP5513383A JPS59182628A JP S59182628 A JPS59182628 A JP S59182628A JP 5513383 A JP5513383 A JP 5513383A JP 5513383 A JP5513383 A JP 5513383A JP S59182628 A JPS59182628 A JP S59182628A
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- JP
- Japan
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- output
- transistor
- semiconductor integrated
- integrated circuit
- circuit device
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/086—Emitter coupled logic
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- General Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、ＥＣＬ （エミッタ・カップルド・ロジッ
ク）又はＣＭ、Ｌ （カレント モード・ロジック）に
より構成された半導体集積回路装置に関する。
ク）又はＣＭ、Ｌ （カレント モード・ロジック）に
より構成された半導体集積回路装置に関する。
例えば、第１図に示すように、プリント配線基板等に複
数の半導体集積回路装置ｒｃｉ〜ＩＣ４等を実装して、
所望の情報処理システムを構成する場合、その組立時又
は故障診断等において、１１晶１々の半導体集積回路装
置ＩＣｌ−ＩＣ４の動作をチェックする必要がある。と
ころが、各半導体集積回路装置がプリント配線により結
線されているので、独立して個々の動作チェックを行う
ことができないとう欠点がある。例えば、半導体集積回
略装Ｗ、 Ｉ Ｃ２のチェックの為に、その入力端子に
チェック粗信号レベルを供給しようとしても、その入力
端子に接続された半導体集積回路装置ＩＣ１の出力信号
が定常的に印加されているので、このような個々の半導
体集積回路装置のチェックが不能となるものである。
数の半導体集積回路装置ｒｃｉ〜ＩＣ４等を実装して、
所望の情報処理システムを構成する場合、その組立時又
は故障診断等において、１１晶１々の半導体集積回路装
置ＩＣｌ−ＩＣ４の動作をチェックする必要がある。と
ころが、各半導体集積回路装置がプリント配線により結
線されているので、独立して個々の動作チェックを行う
ことができないとう欠点がある。例えば、半導体集積回
略装Ｗ、 Ｉ Ｃ２のチェックの為に、その入力端子に
チェック粗信号レベルを供給しようとしても、その入力
端子に接続された半導体集積回路装置ＩＣ１の出力信号
が定常的に印加されているので、このような個々の半導
体集積回路装置のチェックが不能となるものである。
この発明の目的は、新な出力状態機能を備えた半導体集
積回路装置を提供することにある。
積回路装置を提供することにある。
この発明の他の目的は、以下の説明及び図面から明らか
になるであろう。
になるであろう。
以下、この発明を実施例とともに詳細に説明する。
第２し１には、この発明の一実施例の回路図が示されて
いる。
いる。
この実施例では、ＥＣＬゲートアレイで構成された論理
ブロック（図示せず）で形成された出力すべき信号を、
代表として示されているような出力器１洛○Ｂ１を通し
て出力端子○ＵＴＩから送出する。すなわち、上記出力
すべき信号を受けるトランジスタＱｌ、Ｑｌ°と、基準
電圧ｖｂｂを受けるトランジスタＱ２とが差動形態に接
続される。
ブロック（図示せず）で形成された出力すべき信号を、
代表として示されているような出力器１洛○Ｂ１を通し
て出力端子○ＵＴＩから送出する。すなわち、上記出力
すべき信号を受けるトランジスタＱｌ、Ｑｌ°と、基準
電圧ｖｂｂを受けるトランジスタＱ２とが差動形態に接
続される。
これらの差動形態のトランジスタの共通エミッタには、
定電圧Ｖｃｓを受けるｌ・ランジスクＱ３と土のエミソ
ク抵抗Ｒ３からなる定電流源が設けられる。上記トラン
ジスタＱ１．Ｑｌ’ のコレクタには、共通に負荷抵抗
Ｒ１が設けられ、トランジスタＱ２のコレクタに負荷抵
抗Ｒ２が設けられる。
定電圧Ｖｃｓを受けるｌ・ランジスクＱ３と土のエミソ
ク抵抗Ｒ３からなる定電流源が設けられる。上記トラン
ジスタＱ１．Ｑｌ’ のコレクタには、共通に負荷抵抗
Ｒ１が設けられ、トランジスタＱ２のコレクタに負荷抵
抗Ｒ２が設けられる。
上記両コレクタ出力のうら、一方のコレクタ出力がエミ
ッタフォロワ出力トランジスタＱ４のベースに伝えられ
る。この実施例では、上記トランジスタＱ２のコレクタ
出力が伝えられている。なお、上記両コレクタ出力のう
らいずれかを出力させるかは、マスタースライス方式に
よる配線の変更により任意に選択するようにしている。
ッタフォロワ出力トランジスタＱ４のベースに伝えられ
る。この実施例では、上記トランジスタＱ２のコレクタ
出力が伝えられている。なお、上記両コレクタ出力のう
らいずれかを出力させるかは、マスタースライス方式に
よる配線の変更により任意に選択するようにしている。
この実施例では、上記オープンエミッタ出力構成のＥＣ
Ｌ出力回路に新な出力状態機能を付加するため、次の各
回路素子が設けられる。すなわち、出力状態制御信号を
供給するため、新に外部端子Ｃが設けられる。この外部
制御端子Ｃから供給された出力状態制御信号は、入カバ
ソファ回路ＣＢを通して各出力口１４．ＯＢ１〜ＯＢｎ
に共通に供給される。この内部制御信号は、ダーリント
ン形態のｎｐｎ）ランジスタＱ５．Ｑ６により増幅され
る。また、上記出力トランジスタＱ４のベースと回路の
負側電源電圧端子Ｖｅｅとの間にｐｎｐ）ランジスタＱ
７が設けられ、そのベースに上記トランジスタＱ６のコ
レクタ出力が供給される。上記トランジスタＱ５のエミ
ノクには、負荷抵抗Ｒ４が設けられ、上記トランジスタ
Ｑ６のエミ・ツタ及びコレクタにば、それぞれ抵抗Ｒ５
，Ｒ６が設けられる。なお、特に制限されないが、ｐｎ
ｐ）ランシスタＱ７は、ラテラル型トランジスタにより
構成されることによって、上記半導体集積回路装置を構
成する半導体基板上に形成されるものである。
Ｌ出力回路に新な出力状態機能を付加するため、次の各
回路素子が設けられる。すなわち、出力状態制御信号を
供給するため、新に外部端子Ｃが設けられる。この外部
制御端子Ｃから供給された出力状態制御信号は、入カバ
ソファ回路ＣＢを通して各出力口１４．ＯＢ１〜ＯＢｎ
に共通に供給される。この内部制御信号は、ダーリント
ン形態のｎｐｎ）ランジスタＱ５．Ｑ６により増幅され
る。また、上記出力トランジスタＱ４のベースと回路の
負側電源電圧端子Ｖｅｅとの間にｐｎｐ）ランジスタＱ
７が設けられ、そのベースに上記トランジスタＱ６のコ
レクタ出力が供給される。上記トランジスタＱ５のエミ
ノクには、負荷抵抗Ｒ４が設けられ、上記トランジスタ
Ｑ６のエミ・ツタ及びコレクタにば、それぞれ抵抗Ｒ５
，Ｒ６が設けられる。なお、特に制限されないが、ｐｎ
ｐ）ランシスタＱ７は、ラテラル型トランジスタにより
構成されることによって、上記半導体集積回路装置を構
成する半導体基板上に形成されるものである。
他の出力回路ＯＢｎ等も上記代表として示されている出
力回路ＯＢＩと同様な回路素子が付加されるものである
。
力回路ＯＢＩと同様な回路素子が付加されるものである
。
この実施例では、上記外部端子Ｃをハイレベルにすると
、内部制御信号もハイレベルとなり、これを受けてトラ
ンジスタＱ５．Ｑ６がオン状態となる。したがって、ト
ランジスタＱ７がオフ状態となり、出力トランジスタＱ
４を強制的にオフ状態とする。これにより、各出力回路
ＯＢ１〜○Ｂｎの出力トランジスタＱ４等を一斉にオフ
状態にさゼ・ることができる。
、内部制御信号もハイレベルとなり、これを受けてトラ
ンジスタＱ５．Ｑ６がオン状態となる。したがって、ト
ランジスタＱ７がオフ状態となり、出力トランジスタＱ
４を強制的にオフ状態とする。これにより、各出力回路
ＯＢ１〜○Ｂｎの出力トランジスタＱ４等を一斉にオフ
状態にさゼ・ることができる。
したがって、第１図に示すように、プリント配線基板等
に上記出力状態機能を持つ複数の半導体集積回路装置Ｉ
Ｃｌ−ＩＣ４等を実装して、所望の情報処理システムを
構成する場合において、その組立時又は故障診断等を行
う時、個々の半導体集積回路装置のチェックを独立して
行うことができる。すなわち、チェックすべき半導体集
積回路装置の入力信号を形成する半導体集積回路装置の
全出力を上記制御端子Ｃをハイレベルとするごとにより
ロウレベルとすることができる。よってそのチェックす
べき半導体集積回路装置の全人力信号を外部より任意の
状態（ハイレベル又はロウレベル）にすることができる
。したがって、その半導体集積回路装置のチェックを独
立して行うことができる。
に上記出力状態機能を持つ複数の半導体集積回路装置Ｉ
Ｃｌ−ＩＣ４等を実装して、所望の情報処理システムを
構成する場合において、その組立時又は故障診断等を行
う時、個々の半導体集積回路装置のチェックを独立して
行うことができる。すなわち、チェックすべき半導体集
積回路装置の入力信号を形成する半導体集積回路装置の
全出力を上記制御端子Ｃをハイレベルとするごとにより
ロウレベルとすることができる。よってそのチェックす
べき半導体集積回路装置の全人力信号を外部より任意の
状態（ハイレベル又はロウレベル）にすることができる
。したがって、その半導体集積回路装置のチェックを独
立して行うことができる。
この実施例では、外部端子を１ピンだけ増加させ、上記
人カバソファ回路ＢＣと、各出力回路に３個のトランジ
スタと２個の抵抗を付加するという簡単な構成により、
上記新な出力状態機能を付加できるものである。また、
出力トランジスタＱ４を強制的にオフ状態にする制御ト
ランジスタとしてＰＨＩ））ランジスタＱ７を用いた場
合には、出力すべき信号により出力トランジスタＱ４が
オフ状態の時には、上記制御信号をハイレベルにしても
、上記トランジスタＱ４に供給されるロウレベル何月に
よりｐｎｐ）ランジスタＱ７がオン状態にならないので
余分な電流消費を行わないという効果も奏する。
人カバソファ回路ＢＣと、各出力回路に３個のトランジ
スタと２個の抵抗を付加するという簡単な構成により、
上記新な出力状態機能を付加できるものである。また、
出力トランジスタＱ４を強制的にオフ状態にする制御ト
ランジスタとしてＰＨＩ））ランジスタＱ７を用いた場
合には、出力すべき信号により出力トランジスタＱ４が
オフ状態の時には、上記制御信号をハイレベルにしても
、上記トランジスタＱ４に供給されるロウレベル何月に
よりｐｎｐ）ランジスタＱ７がオン状態にならないので
余分な電流消費を行わないという効果も奏する。
この発明は、前記実施例に限定されない。
例えば、上記ｐｎｐ トランジスタＱ７に制御信号を伝
える増幅回路は、出力回路数が少ない等により内部制御
信号を形成する人カバノファ回路に十分な駆動能力があ
る場合には、１つの増幅トランジスタにより構成するも
の、あるいは入力バノファ回路を複数設けて、分割され
た出方回路群にそれぞれその制御信号を供給するもので
あってもよい。
える増幅回路は、出力回路数が少ない等により内部制御
信号を形成する人カバノファ回路に十分な駆動能力があ
る場合には、１つの増幅トランジスタにより構成するも
の、あるいは入力バノファ回路を複数設けて、分割され
た出方回路群にそれぞれその制御信号を供給するもので
あってもよい。
この発明は、ＥＣＬ又はＣＭ Ｌ回路で構成され、オー
プンエミッタ構成の出力トランジスタを含む半導体集積
回路装置に広く利用することができるものである。
プンエミッタ構成の出力トランジスタを含む半導体集積
回路装置に広く利用することができるものである。
第１図は、この発明を説明するためのブロック図、
第２図は、この発明の一実施例を示す回路図である。
ＩＣｌ−１ｃ４・・半導体集積回路装置、ＯＢ１〜ＯＢ
ｎ・・出力回路、ＣＢ・・入力ハソ７７回路
ｎ・・出力回路、ＣＢ・・入力ハソ７７回路
Claims (1)
- 【特許請求の範囲】 １、ＥＣＬ又はＣＭＬ信号を受け、オープンエミッタ構
成の出力トランジスタＱ４から外部出力信号を送出する
出力回路と、上記出力トランジスタＱ４のベースと回路
の負側電源端子との間に設けられたｐｎｐ）ランジスク
Ｑ７と、外部端子から供給された出力状態制御信号を増
幅して上記トランジスタＱ７のベースに伝える増幅回路
とを含むことを特徴とする半導体集積回路装置。 ２、上記出力状態制御信号は、バ・ノファ回路を通して
形成されるものであり、複数の上記出力回路に共通に供
給されるものであることを特徴する特許請求の範囲第１
項記載の半導体集積回路装置。 ３、上記増幅回路は、上記ｐｎｐ）ランシスクＱ７に対
応して設けられたダーリントン形態のｎｐｎトランジス
タＱ５．Ｑ６により構成され、トランジスタＱ６のコレ
クタ出力を上記トランジスタＱ７のベースに伝えるもの
であることを特徴とする特許請求の範囲第１又は第２項
記載の半導体集積回路装置。 ４、上記半導体集積回路装置は、その情報処理機能がマ
スタースライス方式により構成されるゲートアレイであ
ることを特徴とする特許請求の範囲第１、第２又は第３
項記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5513383A JPS59182628A (ja) | 1983-04-01 | 1983-04-01 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5513383A JPS59182628A (ja) | 1983-04-01 | 1983-04-01 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59182628A true JPS59182628A (ja) | 1984-10-17 |
Family
ID=12990278
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5513383A Pending JPS59182628A (ja) | 1983-04-01 | 1983-04-01 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59182628A (ja) |
-
1983
- 1983-04-01 JP JP5513383A patent/JPS59182628A/ja active Pending
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