JPS5859608A - トランジスタ増幅回路 - Google Patents
トランジスタ増幅回路Info
- Publication number
- JPS5859608A JPS5859608A JP15751381A JP15751381A JPS5859608A JP S5859608 A JPS5859608 A JP S5859608A JP 15751381 A JP15751381 A JP 15751381A JP 15751381 A JP15751381 A JP 15751381A JP S5859608 A JPS5859608 A JP S5859608A
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- JP
- Japan
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- transistors
- transistor
- emitters
- amplification
- current source
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、トランジスタ増幅回路に関する。
第１図に示すようなトランジスタ差動増幅回路が公知で
ある。この回路を例えばリニアＩＣ（集積回路）の入力
回路等に用いる場合において、広範囲にわたる入力信号
に対して動作させるためＫ。
ある。この回路を例えばリニアＩＣ（集積回路）の入力
回路等に用いる場合において、広範囲にわたる入力信号
に対して動作させるためＫ。
差動トランジスタＱ＝−Ｑ＊のペースを共にそれぞれ外
部端子ＫＩＩ続して、信今電圧に応じたバイアス電圧を
外部から与えるようにしたものがある。
部端子ＫＩＩ続して、信今電圧に応じたバイアス電圧を
外部から与えるようにしたものがある。
この回路の実使用状ｌＩにおいては、上述のように外部
からバイアス電圧が与えられるので正常の増幅動作を行
なう。しかし、トランジスタＱ１ 。
からバイアス電圧が与えられるので正常の増幅動作を行
なう。しかし、トランジスタＱ１ 。
Ｑ、のペースを開放した状態では、トランジスタＱｓ＝
Ｑｍが能動状態とならないＫもかかわらず。
Ｑｍが能動状態とならないＫもかかわらず。
共通ニオツーに設けられた定電流源Ｉ、がバイアス電流
を流そうとするので１回路が不安定状態となる。したが
って１例えば１周知のように品質保証の目的のために行
なわれる通電ニーレンゲＣａｇｉｍ１ｇ）Ｋ対しても、
上記バイアス電圧を与えなければならないため、ＩＣの
生Ｉｍな行なうｋあたって繁雑さが残る。
を流そうとするので１回路が不安定状態となる。したが
って１例えば１周知のように品質保証の目的のために行
なわれる通電ニーレンゲＣａｇｉｍ１ｇ）Ｋ対しても、
上記バイアス電圧を与えなければならないため、ＩＣの
生Ｉｍな行なうｋあたって繁雑さが残る。
この発明の目的は、増幅トランジスタのペースを開放し
た状態でも定電流源を含めた回路全体を正常動作をさせ
ることかできるトランジスタ増幅回路を提供することに
ある。
た状態でも定電流源を含めた回路全体を正常動作をさせ
ることかできるトランジスタ増幅回路を提供することに
ある。
この発明の他の目的は、以下の説明及び図面から明らか
になるであろう。
になるであろう。
第２図は、この発明の一実施例な示す回路図である。
増幅トランジスタＱ＝−Ｑ雪のエイツタが共通接続され
て、差動形態とされる。上記トランジスタＱｓ＝Ｑ＊の
コレクタには、それぞれ負荷抵抗Ｒ，，Ｒ，が設けられ
ている。上記トランジスタＱｚ−Ｑ＊の共通工ｔツタに
は、定電流源Ｉ０が設けられ工、差動増幅回路が構成さ
れる。
て、差動形態とされる。上記トランジスタＱｓ＝Ｑ＊の
コレクタには、それぞれ負荷抵抗Ｒ，，Ｒ，が設けられ
ている。上記トランジスタＱｚ−Ｑ＊の共通工ｔツタに
は、定電流源Ｉ０が設けられ工、差動増幅回路が構成さ
れる。
この実施例では、上記定電流源Ｉ、にそのエミッタが接
続されたトランジスタＱｓ＝Ｑａが設けられる。これら
のトランジスタＱｓ＝Ｑ４のコレクタは、電源電圧ｖｃ
ｃｔｔｃ接続されている。そしてベースには、上記増幅
トランジスタＱ＊−Ｑ重のベースに印加される入力信号
の下限電圧以下に設定されたバイアス電圧Ｖ□が印加さ
れている。
続されたトランジスタＱｓ＝Ｑａが設けられる。これら
のトランジスタＱｓ＝Ｑ４のコレクタは、電源電圧ｖｃ
ｃｔｔｃ接続されている。そしてベースには、上記増幅
トランジスタＱ＊−Ｑ重のベースに印加される入力信号
の下限電圧以下に設定されたバイアス電圧Ｖ□が印加さ
れている。
特に制限されないが、上記実施例回路は、公知の牛導体
集積回路技術によって一個のシリコン基板上に形成され
、上記増幅トランジスタＱｓ ＝Ｑ＊のペースは、外
部端子に導かれている。
集積回路技術によって一個のシリコン基板上に形成され
、上記増幅トランジスタＱｓ ＝Ｑ＊のペースは、外
部端子に導かれている。
この実施例回路においては、増幅トランジスタＱ＊−Ｑ
ｍのペースを開放した状態で電圧ｖＣＣ１がオンして、
上記定電流１．を流すものとなる。
ｍのペースを開放した状態で電圧ｖＣＣ１がオンして、
上記定電流１．を流すものとなる。
したがって５通電エージング等増幅トランジスタＱｚ−
Ｑ＊の入力端子であるベースを開放状態で使用するもの
としても、上記定電流ＩＩ Ｉ ＠の正常動作を防げる
ことはなく、極めて簡便に通電エージング等を行なうこ
とができる。
Ｑ＊の入力端子であるベースを開放状態で使用するもの
としても、上記定電流ＩＩ Ｉ ＠の正常動作を防げる
ことはなく、極めて簡便に通電エージング等を行なうこ
とができる。
一方、実使用状態においては、上記バイアス電圧Ｖ□が
、入力信号の下限電圧以下であることよりトランジスタ
Ｑ、、Ｑ、がオンすることはない。
、入力信号の下限電圧以下であることよりトランジスタ
Ｑ、、Ｑ、がオンすることはない。
したがって、増幅トランジスタＱｔ ｅ Ｑｌ Ｋよ
る増幅動作に何ら悪影響な及ぼすことがない。
る増幅動作に何ら悪影響な及ぼすことがない。
第３ＷＪは、この発明の他の一実施例な示す回路図であ
る。
る。
この実施例では、上記バイアス電圧ｖｌｌとして分圧抵
抗ａｓ、ａ、で形成された分圧電圧がダイオードＤ、ｔ
−通して上記トランジスタＱＢ−Ｑ４のベースに印加さ
れている。また、これらのトランジスタＱｓ＝Ｑａのペ
ースは、外部端子ＧＣＶＣも導かれている。今、上記外
部端子ＧＣを開放状ｔＡＫＬ、、て使用すると、上記館
２図の回路と同様な動作を行なうことになる。
抗ａｓ、ａ、で形成された分圧電圧がダイオードＤ、ｔ
−通して上記トランジスタＱＢ−Ｑ４のベースに印加さ
れている。また、これらのトランジスタＱｓ＝Ｑａのペ
ースは、外部端子ＧＣＶＣも導かれている。今、上記外
部端子ＧＣを開放状ｔＡＫＬ、、て使用すると、上記館
２図の回路と同様な動作を行なうことになる。
そして５例えば、実使用状９において、上記外部端子Ｇ
ＣＫ、出力信号レベルに応じたＡＧＣ電圧な印澗するも
のとすれば、ダイオードＤ１がカットオフして、上記バ
イアス電圧ｖｍｌの供給が断たれ、トランジスタＱａ＝
Ｑａのベース電圧は。
ＣＫ、出力信号レベルに応じたＡＧＣ電圧な印澗するも
のとすれば、ダイオードＤ１がカットオフして、上記バ
イアス電圧ｖｍｌの供給が断たれ、トランジスタＱａ＝
Ｑａのベース電圧は。
上記ＡＱ（、’電圧に依存することになるため、ＡＧ（
増幅動作な実現することができる。
増幅動作な実現することができる。
この発明は、前記実施例に限定されない。
増幅トランジスタは、１個叉は３個以上にするものであ
ってもよい。また、増幅トランジスタのペース開放時に
、定電流Ｉｏｔ’流すためのトランジスタを１個のトラ
ンジスタで構成するものとしてもよい。
ってもよい。また、増幅トランジスタのペース開放時に
、定電流Ｉｏｔ’流すためのトランジスタを１個のトラ
ンジスタで構成するものとしてもよい。
この発明は、増幅トランジスタのペースを開放した状態
で通電を行なう場合のあるトランジスタ増幅回路に広く
利用できる。
で通電を行なう場合のあるトランジスタ増幅回路に広く
利用できる。
第１図は、従来技術の一例を示す回路図、第２図、第３
図は、それぞれこの発明の一１！膣例な示す回路図であ
る。
図は、それぞれこの発明の一１！膣例な示す回路図であ
る。
Claims (1)
- その工ばツタに結合された定電流源によって増幅トラン
ジスタが電流バイアスされるトランジスタ増幅回路にお
いて、上記増幅トランジスタのペースに印加される実使
用状態におけるバイアス電圧の下での増幅動作に対して
オフするようなバイアス電圧がペースに印加され、エイ
ツタが上記定電流源に結合され、コレクタが所定の電源
端子に接続されたトランジスタを設けたことな特徴とす
るトランジスタ増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15751381A JPS5859608A (ja) | 1981-10-05 | 1981-10-05 | トランジスタ増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15751381A JPS5859608A (ja) | 1981-10-05 | 1981-10-05 | トランジスタ増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5859608A true JPS5859608A (ja) | 1983-04-08 |
Family
ID=15651312
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15751381A Pending JPS5859608A (ja) | 1981-10-05 | 1981-10-05 | トランジスタ増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5859608A (ja) |
-
1981
- 1981-10-05 JP JP15751381A patent/JPS5859608A/ja active Pending
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