JPS59181659A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS59181659A JPS59181659A JP58055851A JP5585183A JPS59181659A JP S59181659 A JPS59181659 A JP S59181659A JP 58055851 A JP58055851 A JP 58055851A JP 5585183 A JP5585183 A JP 5585183A JP S59181659 A JPS59181659 A JP S59181659A
- Authority
- JP
- Japan
- Prior art keywords
- window
- thin film
- cell
- aluminum
- word line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
- H10B20/10—ROM devices comprising bipolar components
Landscapes
- Read Only Memory (AREA)
- Bipolar Transistors (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１１発明の技術分野
本発明は半導体装置、詳しくはバイポーラ１１０Ｍ
（ｒｅａｄ ｏｎｌｙ ｍｅｍｏｒｙ）のセル構造に関
する。
（ｒｅａｄ ｏｎｌｙ ｍｅｍｏｒｙ）のセル構造に関
する。
（２）技術の背が。
第１図は従来のバイポーラ読出叶の構造を示す概略ｉｖ
ｉ面図で、同図を参照するとｎ形エピタキシャル層５内
にｎ膨拡散層２とｐ膨拡散層３からなるバイポーラトラ
ンジスタのセルが形成配列され、当該セルの上部はアル
ミニウム（八β）のヒソ］・線７に接続し、他方下方に
は上記ビット線Ｂと交叉する方向にｎ＋形埋没拡散層（
ワード線）６かｐ形半導体基板１上に形成されている。
ｉ面図で、同図を参照するとｎ形エピタキシャル層５内
にｎ膨拡散層２とｐ膨拡散層３からなるバイポーラトラ
ンジスタのセルが形成配列され、当該セルの上部はアル
ミニウム（八β）のヒソ］・線７に接続し、他方下方に
は上記ビット線Ｂと交叉する方向にｎ＋形埋没拡散層（
ワード線）６かｐ形半導体基板１上に形成されている。
かかる構造のバイポーラｌ１０Ｍにおりる’ｊ＋１賞Ａ
の書込みは、゛書き込む情報に従ってヒソｈ線７および
ワード線６を選択し、当該ヒント線７とソー１線６との
交叉点にあるセルに大電流を流してｐｎ接合を破壊する
方法で行われる。破壊されたセルの出力はそうでないセ
ルの出力と異なるため、情報はこの出力差のパターンと
して必要に応して読み出される。
の書込みは、゛書き込む情報に従ってヒソｈ線７および
ワード線６を選択し、当該ヒント線７とソー１線６との
交叉点にあるセルに大電流を流してｐｎ接合を破壊する
方法で行われる。破壊されたセルの出力はそうでないセ
ルの出力と異なるため、情報はこの出力差のパターンと
して必要に応して読み出される。
第２図は当該バイポーラＲＯＭを構成するセルの等価回
路図で、同図を参照すると当該セルは互いに逆方向のダ
イオードＤＩ、 Ｄｉの直列回路で表され、上述した書
込み時の通電はダイオードＤＩを破壊するものである。
路図で、同図を参照すると当該セルは互いに逆方向のダ
イオードＤＩ、 Ｄｉの直列回路で表され、上述した書
込み時の通電はダイオードＤＩを破壊するものである。
なお読出しは、ワード線６の出力をＳＰ−ＲＯＭ （Ｓ
ｃｈｏｔｔｏｋｙ Ｐｒｏｇｒａｍｍａｂｌｅ ＩＩＯ
Ｍ）に用いられているものと同様なＴＴＬ （Ｔｒａ
ｎｓｉｓｔｏｒＴｒａｎｓｉｓｔｏｒ Ｌｏｇｉｃ）回
路に与えることによって行われる。
ｃｈｏｔｔｏｋｙ Ｐｒｏｇｒａｍｍａｂｌｅ ＩＩＯ
Ｍ）に用いられているものと同様なＴＴＬ （Ｔｒａ
ｎｓｉｓｔｏｒＴｒａｎｓｉｓｔｏｒ Ｌｏｇｉｃ）回
路に与えることによって行われる。
とごろで、本願の発明者は、第３図に示す如く半導体基
板］１に階段状段差を有する凸形状を形成し、次いで当
該段差のボトムエツジ側近に不連続線１３が入る薄膜１
２（例えば化学気相成長（ＣＶＤ ）法による厚さ１μ
ｍ程度の二酸化シリコン（Ｓｉ０２）股を成長しく同図
（ａ））、次いで当該薄ｊ模１２をエツチングして上記
ボトムエツジに沿って選択的に窓１４を開ける（同図（
ｂ））技術を開発した。
板］１に階段状段差を有する凸形状を形成し、次いで当
該段差のボトムエツジ側近に不連続線１３が入る薄膜１
２（例えば化学気相成長（ＣＶＤ ）法による厚さ１μ
ｍ程度の二酸化シリコン（Ｓｉ０２）股を成長しく同図
（ａ））、次いで当該薄ｊ模１２をエツチングして上記
ボトムエツジに沿って選択的に窓１４を開ける（同図（
ｂ））技術を開発した。
なお同図（ｂ）において符号１２ａはエツチングにより
薄（なった薄膜を示す。かかる技術は横方向からの電極
コンタクトの形成を可能にするものである。
薄（なった薄膜を示す。かかる技術は横方向からの電極
コンタクトの形成を可能にするものである。
（３）従来技術と問題点
上述したバイポーラＲＯＦＩの埋没拡散ｊ響６ば２゜Ω
／口程度の抵抗をもっているため、前記情報書込み時の
大電流通電が容易ではなく、そのために書込み時間がか
かる問題がある。従来かがる大電流を確保するために第
１図に符号４で示す拡散層を設けているが、この拡散層
４は上記した大電流通電以外には不要であるだけでなく
、半導体記憶装置のＡ密度化のりｈけとなる欠点がある
。
／口程度の抵抗をもっているため、前記情報書込み時の
大電流通電が容易ではなく、そのために書込み時間がか
かる問題がある。従来かがる大電流を確保するために第
１図に符号４で示す拡散層を設けているが、この拡散層
４は上記した大電流通電以外には不要であるだけでなく
、半導体記憶装置のＡ密度化のりｈけとなる欠点がある
。
（４）発明の目的
本発明は上記従来の問題点に涌み、低抵抗のワード線を
もったバイポーラＲＯＭの提供を目的とする。
もったバイポーラＲＯＭの提供を目的とする。
（５）発明の構成
そしてこの目的は本発明によれば、バイポーラ読出し専
用記憶装置（ＲＯＭ ）にして、半導体基板に凸形に突
出した該バイポーラＲＯＭを構成するトランジスタセル
部分、該凸形突出セルの段差のボトムエツジに設けたコ
ンタクト用窓、上記基板の該窓に面する領域に形成され
たコンタクト用の拡散窓、および上記凸形突出セルの側
面に設けられた該拡散層と窓を介して接続をとったワー
ド線からなることを特徴とする半導体装置を提供するご
とによって達成される。
用記憶装置（ＲＯＭ ）にして、半導体基板に凸形に突
出した該バイポーラＲＯＭを構成するトランジスタセル
部分、該凸形突出セルの段差のボトムエツジに設けたコ
ンタクト用窓、上記基板の該窓に面する領域に形成され
たコンタクト用の拡散窓、および上記凸形突出セルの側
面に設けられた該拡散層と窓を介して接続をとったワー
ド線からなることを特徴とする半導体装置を提供するご
とによって達成される。
（６）発明の実施例
以下本発明実施例を図面により詳説する。
第４図は本発明実施例を説明するた−めのバイポーラ■
？叶要邪の斜視切断図で、同図を参照してその構造を説
明すると、初めに第３図と同様にしてｐ形半導体基板２
１上にｎ形エピタキシャル層を成長した後、例えばドラ
イエツチングによりｎ形の凸部２５を形成する。なお当
該凸部２５の１８１さは１〜２μｍとする。
？叶要邪の斜視切断図で、同図を参照してその構造を説
明すると、初めに第３図と同様にしてｐ形半導体基板２
１上にｎ形エピタキシャル層を成長した後、例えばドラ
イエツチングによりｎ形の凸部２５を形成する。なお当
該凸部２５の１８１さは１〜２μｍとする。
次いでＳｉＯ２の薄膜２２を例えばＣＶＤ法で成長させ
た後、２〜３％のフン酸でエツチングして段差のボトム
エツジに窓３１を開け、しかる後例えばアンチモン系の
ガスを用い、温度１０００’ｃで拡散を行いｎ＋拡散層
２３を形成する。
た後、２〜３％のフン酸でエツチングして段差のボトム
エツジに窓３１を開け、しかる後例えばアンチモン系の
ガスを用い、温度１０００’ｃで拡散を行いｎ＋拡散層
２３を形成する。
次いで上記薄膜２２を除去した後、通電の技術でｎ膨拡
散ｊ響２７およびｐ膨拡散層２６を形成し１０次いで釘
ひ５１０２のＨ膜２２を成長し窓３１を開ける。
散ｊ響２７およびｐ膨拡散層２６を形成し１０次いで釘
ひ５１０２のＨ膜２２を成長し窓３１を開ける。
なお上記ｐｎ接合の深さは約６０００人である。
次いでセル間の５ｉ０２膜２２を更に成長した後、ワー
ド線２４を形成するため全面にアルミニウムを厚さ１μ
ｌｌ程度に成長し、しかる後異方性エツチングを行う。
ド線２４を形成するため全面にアルミニウムを厚さ１μ
ｌｌ程度に成長し、しかる後異方性エツチングを行う。
この異方性エツチングにより凸部２５の側面以外のアル
ミニウムが除去され、ワード線２４が形成される。当該
ワード線は窓３１によりｎ＋拡散ｌ１ｉｉ２３と接続し
ている。
ミニウムが除去され、ワード線２４が形成される。当該
ワード線は窓３１によりｎ＋拡散ｌ１ｉｉ２３と接続し
ている。
次いで燐・シリケート・ガラス（ＰＳＧ ）ＩＩＡ２８
を塗布しコンタクトボール３０の窓開けを行った後、ア
ルミニウムのピント綿２９を形成してバイポーラ１’ｌ
ＯＭを完成する。
を塗布しコンタクトボール３０の窓開けを行った後、ア
ルミニウムのピント綿２９を形成してバイポーラ１’ｌ
ＯＭを完成する。
上述した構造のバイポーラＲＯ？Ｉにおいて、従来埋没
拡散層であったワード線がアルミニウムの金属配線２４
で形成されるため、目的とする低抵抗化が実現される。
拡散層であったワード線がアルミニウムの金属配線２４
で形成されるため、目的とする低抵抗化が実現される。
また当該ワード線２４ば凸形セルの横力向から窓３１を
介して電気的コンタクＩ−をとることができるため、セ
ル形状が集約化され゛ζ匹密度化に適している。
介して電気的コンタクＩ−をとることができるため、セ
ル形状が集約化され゛ζ匹密度化に適している。
そして当該バイポーラＲＯＭへの情報の書込みはワード
線２４とビット線２９間に電流を流すことによって容易
に行なえる。
線２４とビット線２９間に電流を流すことによって容易
に行なえる。
（７）発明の効果
以上詳細に説明した如く、本発明によれはワード線の低
抵抗化が実現でき、かつセル構造がコンパクトであるバ
イポーラＲＯＭを提供できるため、情報の書込めが容易
に行なえるとともに読出し速度が向上し、また半導体記
憶装置の高密度化に効果大である。
抵抗化が実現でき、かつセル構造がコンパクトであるバ
イポーラＲＯＭを提供できるため、情報の書込めが容易
に行なえるとともに読出し速度が向上し、また半導体記
憶装置の高密度化に効果大である。
第１図は従来のバイポーラ１？ＯＭの概略断面図、第２
図は上記バイポーラＪｉＯＭを構成する各バイポーラＩ
・ランシスクセルの等価口路図、第３図番よ横方向から
の′コンタクトをとるための窓開は方法を説明するため
の図、第４図は本発明に係わるバイポーラ１？叶の斜視
切断図である。 １．２Ｌｉｌ−半導体基板、２．２７−ｎ膨拡散層、３
．２６− ｐ膨拡散層、５．２５−ｎ形エビクキシャル
層、６．２４− ワーＩ・線、７．２９−ｍ−ヒント線
、１２．１２ａ、２２−３ｉ０２膜、１／１．３１−−
コンタクト窓、２８−ＰｓＧ映、３０− コンタクトホ
ール
図は上記バイポーラＪｉＯＭを構成する各バイポーラＩ
・ランシスクセルの等価口路図、第３図番よ横方向から
の′コンタクトをとるための窓開は方法を説明するため
の図、第４図は本発明に係わるバイポーラ１？叶の斜視
切断図である。 １．２Ｌｉｌ−半導体基板、２．２７−ｎ膨拡散層、３
．２６− ｐ膨拡散層、５．２５−ｎ形エビクキシャル
層、６．２４− ワーＩ・線、７．２９−ｍ−ヒント線
、１２．１２ａ、２２−３ｉ０２膜、１／１．３１−−
コンタクト窓、２８−ＰｓＧ映、３０− コンタクトホ
ール
Claims (1)
- バイポーラ読出し専用記憶装置（ＲＯＭ ）にして、半
導体基板に凸形に突出した該バイポーラｌｌ０Ｍを構成
するトランジスタセル部分、該凸形突出セルの段差のポ
トムエノソに設けたコンタクト用窓、上記基板の該窓に
面する領域に形成されたロンタクト用の拡散窓、および
上記凸形突出セルの側面に設けられた該拡散層と窓を介
して接続をとったツー１：線からなることを特徴とする
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58055851A JPS59181659A (ja) | 1983-03-31 | 1983-03-31 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58055851A JPS59181659A (ja) | 1983-03-31 | 1983-03-31 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59181659A true JPS59181659A (ja) | 1984-10-16 |
Family
ID=13010541
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58055851A Pending JPS59181659A (ja) | 1983-03-31 | 1983-03-31 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59181659A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007075367A (ja) * | 2005-09-14 | 2007-03-29 | Aisin Seiki Co Ltd | ミシンの送り歯運動装置 |
-
1983
- 1983-03-31 JP JP58055851A patent/JPS59181659A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007075367A (ja) * | 2005-09-14 | 2007-03-29 | Aisin Seiki Co Ltd | ミシンの送り歯運動装置 |
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