JPS59178682A - イニシヤルコイル内蔵バブルデバイス - Google Patents
イニシヤルコイル内蔵バブルデバイスInfo
- Publication number
- JPS59178682A JPS59178682A JP58054390A JP5439083A JPS59178682A JP S59178682 A JPS59178682 A JP S59178682A JP 58054390 A JP58054390 A JP 58054390A JP 5439083 A JP5439083 A JP 5439083A JP S59178682 A JPS59178682 A JP S59178682A
- Authority
- JP
- Japan
- Prior art keywords
- coil
- initial coil
- magnetic field
- bubble
- initial
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/14—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ１発明の技術分野
本発明は、イニシャルコイルを内蔵したバブルデバイス
、特にイニシャルコイルに起因する特性低下の防止に関
する。
、特にイニシャルコイルに起因する特性低下の防止に関
する。
（ｂ）技術の背景
第１図は特開昭５３−６８９３２号公報などに記載され
ている公知のバブルデバイスの断面図で、基板ｌに搭載
されたバブルチップ２中のバブルの安定性を向上させる
ために、マグネット３．４に対し、バブルチップ２をθ
だけ傾けて実装しである。こうしてバブルチップ内のバ
ブルの転送方向と、バブルチップを傾斜させたことによ
って発生する水平方向のホールド磁界Ｈｈの方向を一致
させることにより、電源の瞬断などで面内方向の回転磁
界が消失しても、ホールド磁界１１ｈによって転送パタ
ーンの端部に発生した局部磁界で、バブルは安定して保
持される。これによって磁気バブルメモリの不揮発性メ
モリとしての特性を有効に発揮できる。
ている公知のバブルデバイスの断面図で、基板ｌに搭載
されたバブルチップ２中のバブルの安定性を向上させる
ために、マグネット３．４に対し、バブルチップ２をθ
だけ傾けて実装しである。こうしてバブルチップ内のバ
ブルの転送方向と、バブルチップを傾斜させたことによ
って発生する水平方向のホールド磁界Ｈｈの方向を一致
させることにより、電源の瞬断などで面内方向の回転磁
界が消失しても、ホールド磁界１１ｈによって転送パタ
ーンの端部に発生した局部磁界で、バブルは安定して保
持される。これによって磁気バブルメモリの不揮発性メ
モリとしての特性を有効に発揮できる。
なおこのバブルチップ２をマグネット３．４と平行に配
置し、マグネット３．４の内面の整磁板５．６を、その
内面が互いに平行となるように傾斜させても同様なホー
ルド磁界が得られる。
置し、マグネット３．４の内面の整磁板５．６を、その
内面が互いに平行となるように傾斜させても同様なホー
ルド磁界が得られる。
また７で示されているように、フレーム８に形成した環
状の溝にイニシャルコイル７が挿入されている。このイ
ニシャルコイル７は、バブルメモリに書込まれたバブル
情報を一斉に消去するのに用いられる。また欠陥ループ
が有り、該欠陥ループにたまたまバブルがトラップされ
た場合は、該バブルを読み出して来て消去ずろのはし］
難である。
状の溝にイニシャルコイル７が挿入されている。このイ
ニシャルコイル７は、バブルメモリに書込まれたバブル
情報を一斉に消去するのに用いられる。また欠陥ループ
が有り、該欠陥ループにたまたまバブルがトラップされ
た場合は、該バブルを読み出して来て消去ずろのはし］
難である。
このような場合も、イニシャルコイル７のｖｌ界で容易
に消去できる。
に消去できる。
ｔＣ）従来技術とその問題点
ところがこのイニシャルコイル７は、駆動コイルＣに、
Ｃｙと共にデバイスのパッケージ９に内蔵されているた
めに、第２図に示すように、駆動コイルＣ×、Ｃｙとト
ランス結合され、バイアス磁界１１８と間し方向にノイ
ズ磁界を発生する。そのため駆動コイルＣｘ、 Ｃｙで
バブルを転送する際に、ノイズ磁界でバブルが誤動作す
る恐れがある。
Ｃｙと共にデバイスのパッケージ９に内蔵されているた
めに、第２図に示すように、駆動コイルＣ×、Ｃｙとト
ランス結合され、バイアス磁界１１８と間し方向にノイ
ズ磁界を発生する。そのため駆動コイルＣｘ、 Ｃｙで
バブルを転送する際に、ノイズ磁界でバブルが誤動作す
る恐れがある。
即ちイニシャルコイル７を駆動するだめのクリア回路１
０や直流電源１１が、プリント基鈑に実装されている。
０や直流電源１１が、プリント基鈑に実装されている。
イニシャルコイル７にはスイッチング用の１−ランジス
タＱ）が直列に挿入され、このトランジスタＱ！でイニ
シャルコイル７をオン・オフしてクリア磁界を発生する
ようになっている。したがってイニシャルコイル７は直
流的にはオフとなっているが、破線で示すように、配線
パターンなとにおけるｔツ遊容量などが発生し、交流的
には導通していることになる。そのために、駆動コイル
Ｃｘ、 Ｃｙに高速の駆動電流が流れると、付近に有る
イニシャルコイル７に１〜ランス結合により高周波の誘
導電流が流れて、前記のようにノイズ磁界を発生し、バ
ブルの動作に悪影グをりえる。
タＱ）が直列に挿入され、このトランジスタＱ！でイニ
シャルコイル７をオン・オフしてクリア磁界を発生する
ようになっている。したがってイニシャルコイル７は直
流的にはオフとなっているが、破線で示すように、配線
パターンなとにおけるｔツ遊容量などが発生し、交流的
には導通していることになる。そのために、駆動コイル
Ｃｘ、 Ｃｙに高速の駆動電流が流れると、付近に有る
イニシャルコイル７に１〜ランス結合により高周波の誘
導電流が流れて、前記のようにノイズ磁界を発生し、バ
ブルの動作に悪影グをりえる。
ｆｄ１発明の目的
本発明は、従来のイニシャルコイル内蔵バブルデバイス
におけるこのような問題を解消し、イニシャルコイルに
よってノイズ磁界が発生しないようにすることを目的と
する。
におけるこのような問題を解消し、イニシャルコイルに
よってノイズ磁界が発生しないようにすることを目的と
する。
（ｅ１発明の構成
この目的を達）戊するために講した本発明による技術的
手段は、バイアス磁界方向の磁界を発生するイニシャル
コイルを内蔵したバブルデバイスにおいて、 該イニシャルコイルの片方の端子をグランドに接地し、
他方を高インピーダンス回路に接続ずろか、あるいはリ
レーなどによりオープンとする構成を採っている。
手段は、バイアス磁界方向の磁界を発生するイニシャル
コイルを内蔵したバブルデバイスにおいて、 該イニシャルコイルの片方の端子をグランドに接地し、
他方を高インピーダンス回路に接続ずろか、あるいはリ
レーなどによりオープンとする構成を採っている。
（ｆ）発明の実施例
次に本発明によるイニシャルコイル内蔵バブルデバイス
が実際上どのように具体化されるかを実施例で説明する
。第３図は本発明によるイニシャルコイル内蔵バブルデ
バイスの実施例を示す回路図、第４図は同回路の動作を
示すタイムチャートである。Ｑｌは第２図のトランジス
タＱ＋ と同じものであるが、このトランス結合 シャルコイル７と直列にリレー接点１２が挿入されてい
る。またイニシャルコイル７の他端はグランドＧＮＤに
接地されている。
が実際上どのように具体化されるかを実施例で説明する
。第３図は本発明によるイニシャルコイル内蔵バブルデ
バイスの実施例を示す回路図、第４図は同回路の動作を
示すタイムチャートである。Ｑｌは第２図のトランジス
タＱ＋ と同じものであるが、このトランス結合 シャルコイル７と直列にリレー接点１２が挿入されてい
る。またイニシャルコイル７の他端はグランドＧＮＤに
接地されている。
この回路構成において、イニシャルコイル７を駆動しな
い場合は、ｌ−ランジスタＱ１がオフとなることに加え
て、リレー接点１２もオフとなっている。そのため、た
とえ従来のようなｉ＋７遊容量が発生していたとしても
、リレー接点１２で確実に切り離されており、かつイニ
シャルコイル７の一端はグランｌ−Ｃ，Ｎ ｒ）に接地
されているので、イニシャルコイル７は完１゛にオーブ
ンとなり、駆動コイルＣｘ、、Ｃｙとトランス結合され
ろようなことはない。従ってイニシャルコイル、７に誘
導電流が発生５−− して、ノイズ磁界を発生することはない。
い場合は、ｌ−ランジスタＱ１がオフとなることに加え
て、リレー接点１２もオフとなっている。そのため、た
とえ従来のようなｉ＋７遊容量が発生していたとしても
、リレー接点１２で確実に切り離されており、かつイニ
シャルコイル７の一端はグランｌ−Ｃ，Ｎ ｒ）に接地
されているので、イニシャルコイル７は完１゛にオーブ
ンとなり、駆動コイルＣｘ、、Ｃｙとトランス結合され
ろようなことはない。従ってイニシャルコイル、７に誘
導電流が発生５−− して、ノイズ磁界を発生することはない。
イニシャルコイル７を駆動してバブルの消去。
クリアを行なう場合は、第４図のタイムチャートで示す
ように、クリア回路１０からの信号Ｓ＋ で、トランジ
スタＱ１の駆動に先立って、リレー接点１２が閉しられ
る。そしてリレー接点１２か閉じている間に、クリア信
号がトランジスタＱ＋ のへ−スに入力して該トランジ
スタＱ＋ をオンさせる。
ように、クリア回路１０からの信号Ｓ＋ で、トランジ
スタＱ１の駆動に先立って、リレー接点１２が閉しられ
る。そしてリレー接点１２か閉じている間に、クリア信
号がトランジスタＱ＋ のへ−スに入力して該トランジ
スタＱ＋ をオンさせる。
するとすでにリレー接点１２が閉しているために、直流
電源１１からイニシャルコイル７にクリア電流が流れて
、バブル情報の消去が行なわれる。クリア動作が済むと
、終了信号３２によってリレー接点１２が開（ので、以
後イニシャルコイル７が浮遊容量などで高周波的に導通
して、駆動コイルＣｘ、 Ｃｙとトランス結合されるよ
うなことはない。
電源１１からイニシャルコイル７にクリア電流が流れて
、バブル情報の消去が行なわれる。クリア動作が済むと
、終了信号３２によってリレー接点１２が開（ので、以
後イニシャルコイル７が浮遊容量などで高周波的に導通
して、駆動コイルＣｘ、 Ｃｙとトランス結合されるよ
うなことはない。
なおリレー接点１２は機械接点式、無接点式のいずれで
もよく、またリレー接点１２に代えて、誘導電流が流れ
るのを阻止できる程度の高インピーダンス回路を挿入し
ても同様な効果が得られる。
もよく、またリレー接点１２に代えて、誘導電流が流れ
るのを阻止できる程度の高インピーダンス回路を挿入し
ても同様な効果が得られる。
（ｇ１発明の効果
−６＝
ツ」二のように本発明によれは、イニシャルコイルの片
方の端子をグラン１に接地し、他方を高インピータンス
回路に接続するか、あるいばりレーなと゛によりオーブ
ンとする（范成を１采っている。そのため、イニシャル
コイルを駆動するとき以外は、イニシャルコイルの両θ
ｉ：Ｉ間が交流的にも確実にオーブンとなるので、浮）
偉容量なと゛でイニシャＪし＝１イルの両端間が接続状
態となって、駆動コイルＣｘ、ｃｙと１−ランス結合さ
れることはない。従ってイニシャルフィルからノイス磁
Ｗが発η二して、バブルの動作特性に悪Ｖ５ Ｓｐを及
ぼずようなこともなくなる。
方の端子をグラン１に接地し、他方を高インピータンス
回路に接続するか、あるいばりレーなと゛によりオーブ
ンとする（范成を１采っている。そのため、イニシャル
コイルを駆動するとき以外は、イニシャルコイルの両θ
ｉ：Ｉ間が交流的にも確実にオーブンとなるので、浮）
偉容量なと゛でイニシャＪし＝１イルの両端間が接続状
態となって、駆動コイルＣｘ、ｃｙと１−ランス結合さ
れることはない。従ってイニシャルフィルからノイス磁
Ｗが発η二して、バブルの動作特性に悪Ｖ５ Ｓｐを及
ぼずようなこともなくなる。
第１図は公知のイニシャルコイル付きのバブルデバイス
の縦断面図、第２図は従来のイニシャルコイルの接続状
態を示す回路図、第３図は本発明によるイニシャルコイ
ルの接続状態を示す回路図、第４図はイニシャルコイル
駆動時のタイムチャートである。 図において、２はハブルチソプ、７はイニシャルコイル
、Ｃｘ、 Ｃｙは駆動コイル、１０はクリア回路、１１
はイニシャルコイルの駆動電源、１２はリレー接点をそ
れぞれ示す。 特許出願人 富士通株式会社代理人 弁理士
青 柳 稔第１図 第２図 第３図 しｙ 第４図
の縦断面図、第２図は従来のイニシャルコイルの接続状
態を示す回路図、第３図は本発明によるイニシャルコイ
ルの接続状態を示す回路図、第４図はイニシャルコイル
駆動時のタイムチャートである。 図において、２はハブルチソプ、７はイニシャルコイル
、Ｃｘ、 Ｃｙは駆動コイル、１０はクリア回路、１１
はイニシャルコイルの駆動電源、１２はリレー接点をそ
れぞれ示す。 特許出願人 富士通株式会社代理人 弁理士
青 柳 稔第１図 第２図 第３図 しｙ 第４図
Claims (1)
- バイアス磁界方向の磁界を発生ずるイニシャルコイルを
内蔵したバブルデバイスにおいて、該イニシャルコイル
の片方の端子をグランドに接地し、他方を高インピーダ
ンス回路に接続するか、あるいはリレーなどによりオー
プンとすることを特徴とするイニシャルコイル内蔵バブ
ルデバイス。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58054390A JPS59178682A (ja) | 1983-03-30 | 1983-03-30 | イニシヤルコイル内蔵バブルデバイス |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58054390A JPS59178682A (ja) | 1983-03-30 | 1983-03-30 | イニシヤルコイル内蔵バブルデバイス |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59178682A true JPS59178682A (ja) | 1984-10-09 |
| JPS623512B2 JPS623512B2 (ja) | 1987-01-26 |
Family
ID=12969353
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58054390A Granted JPS59178682A (ja) | 1983-03-30 | 1983-03-30 | イニシヤルコイル内蔵バブルデバイス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59178682A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01122006U (ja) * | 1988-02-08 | 1989-08-18 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54142944A (en) * | 1978-04-28 | 1979-11-07 | Hitachi Ltd | Bubble memory device |
| JPS55160597U (ja) * | 1979-05-08 | 1980-11-18 | ||
| JPS57181491A (en) * | 1981-04-30 | 1982-11-08 | Fujitsu Ltd | Eraser for magnetic bubble memory |
-
1983
- 1983-03-30 JP JP58054390A patent/JPS59178682A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54142944A (en) * | 1978-04-28 | 1979-11-07 | Hitachi Ltd | Bubble memory device |
| JPS55160597U (ja) * | 1979-05-08 | 1980-11-18 | ||
| JPS57181491A (en) * | 1981-04-30 | 1982-11-08 | Fujitsu Ltd | Eraser for magnetic bubble memory |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS623512B2 (ja) | 1987-01-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8264254B2 (en) | Clocked inverter, NAND, NOR and shift register | |
| JPS6010812A (ja) | ドライバ回路 | |
| US6198323B1 (en) | Flip-flop having gated inverter feedback structure with embedded preset/clear logic | |
| TWI413965B (zh) | 位移暫存器及具有位移暫存器之顯示裝置 | |
| US20110157127A1 (en) | Liquid crystal display device | |
| US6175463B1 (en) | Architecture for hard disk drive write preamplifiers | |
| JP2807082B2 (ja) | 磁界の反転用装置 | |
| JPS59178682A (ja) | イニシヤルコイル内蔵バブルデバイス | |
| TWI401440B (zh) | 包含可移銲墊延伸之電路裝置 | |
| US7095594B2 (en) | Active read/write head circuit with interface circuit | |
| EP1235205A2 (en) | System and method providing programable gmr head pin layer reset in conjunction with high density drive read/write preamplifiers | |
| US5852526A (en) | Low bias voltage write driver using a low bias voltage to reduce the risk of head arcing | |
| KR930011246B1 (ko) | 반도체장치 | |
| JP2919292B2 (ja) | 半導体集積回路 | |
| JPS5958480A (ja) | アクテイブ・マトリツクス表示体用ｉｃ基板 | |
| US5777504A (en) | Couple noise protection circuit technique | |
| US6487030B2 (en) | Write head with switchable impedance and method for operating same | |
| US6011423A (en) | Virtual voltage power supply | |
| KR970010648B1 (ko) | 고전압 출력 드라이버를 가진 반도체 집적회로 | |
| US4094002A (en) | Sacrificial arc suppressors in magnetic bubble memories | |
| JPS5837892A (ja) | 磁気バブルメモリの消去回路 | |
| JPH041921B2 (ja) | ||
| KR100387263B1 (ko) | 출력 드라이버 회로 | |
| JP3175172B2 (ja) | パルス信号生成回路およびこれを用いた液晶表示装置 | |
| JPH02252187A (ja) | 記憶方法及びこの方法で記憶する記憶装置 |