JPS59169253A - 符号変換装置 - Google Patents
符号変換装置Info
- Publication number
- JPS59169253A JPS59169253A JP4242483A JP4242483A JPS59169253A JP S59169253 A JPS59169253 A JP S59169253A JP 4242483 A JP4242483 A JP 4242483A JP 4242483 A JP4242483 A JP 4242483A JP S59169253 A JPS59169253 A JP S59169253A
- Authority
- JP
- Japan
- Prior art keywords
- code
- codes
- bits
- circuit
- parallel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
- H04L25/40—Transmitting circuits; Receiving circuits
- H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
- H04L25/4906—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using binary codes
- H04L25/4908—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using binary codes using mBnB codes
Landscapes
- Physics & Mathematics (AREA)
- Spectroscopy & Molecular Physics (AREA)
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はｎピットの符号をｎ十ｔビットの符号に変換す
る装置に係り、特に、ディジタル磁気記録に好適な符号
変換装置に関する。
る装置に係り、特に、ディジタル磁気記録に好適な符号
変換装置に関する。
従来、ディジタル磁気記録では記録時の直流成分除去の
影響を受けにくくするため、例えば８−１０変換などの
ブロック符号化が行なわれる。８〜１０変換は、８ビツ
トの符号を′１”と′０＃の数がそれぞれ５ケずつの１
０ビツトの符号に変換するものであシ、この変換によシ
１０ビットでは直流平衡のとれた符号系列を得ることが
可能である。しかしながら、この方式では、８ビツトの
符号を１０ピツトの符号として記録するため、記録に必
要な符号数が１．２５倍に増加するといった問題を有す
る。
影響を受けにくくするため、例えば８−１０変換などの
ブロック符号化が行なわれる。８〜１０変換は、８ビツ
トの符号を′１”と′０＃の数がそれぞれ５ケずつの１
０ビツトの符号に変換するものであシ、この変換によシ
１０ビットでは直流平衡のとれた符号系列を得ることが
可能である。しかしながら、この方式では、８ビツトの
符号を１０ピツトの符号として記録するため、記録に必
要な符号数が１．２５倍に増加するといった問題を有す
る。
本発明の目的は、ｎピットの符号を口＋１ビットの符号
に変換することによシ、直流平衡の取れた符号系列を生
成し、かつ、記録に必要な符号数の増加も１＋１／ｎと
少なくした符号変換装置を提供することにある。
に変換することによシ、直流平衡の取れた符号系列を生
成し、かつ、記録に必要な符号数の増加も１＋１／ｎと
少なくした符号変換装置を提供することにある。
本発明においては、ｎピットの符号をｎ＋ｔピットの符
号に変換するのであるが、この変換の際には、ｎピット
の符号ＷＩに対して、ｎ＋１ビットの２種類の符号Ｗ目
、Ｗ１２を対応させる。ｎ＋１ビットの符号はｎピット
の符号の２倍存在するため、ｎピットの符号に対し、そ
れぞれ２個のｎ＋１ビットの符号を対応させることがで
きる。
号に変換するのであるが、この変換の際には、ｎピット
の符号ＷＩに対して、ｎ＋１ビットの２種類の符号Ｗ目
、Ｗ１２を対応させる。ｎ＋１ビットの符号はｎピット
の符号の２倍存在するため、ｎピットの符号に対し、そ
れぞれ２個のｎ＋１ビットの符号を対応させることがで
きる。
ｎ＋１ビットの符号Ｗ目、ｗ＋２に対しては、直流平衡
がとれるように、これまでの′１″と＠″０”との発生
個数の差が少なくなるようにｗｌ、、ｗ。
がとれるように、これまでの′１″と＠″０”との発生
個数の差が少なくなるようにｗｌ、、ｗ。
のいずれかを選択する。
例えば、今、ｎ ＝ ８として、Ｗ ＋＋＝１０１１０
０００１ 。
０００１ 。
Ｗｌ２＝０１００１１１１０ （Ｗｌ ２ ＝Ｗ Ｉ
１＋ Ｗｌ １はＷｌの極性反転を示す。）を考える。
１＋ Ｗｌ １はＷｌの極性反転を示す。）を考える。
このとき、これまでの°′１”と′０”の発生個数に対
して、例えば′１”の数が多いときには、“０”の発生
個数の多いＷｌｌを、′０″の数が多いときには、′１
”の発生個数の多いＷｌ２を選択する。
して、例えば′１”の数が多いときには、“０”の発生
個数の多いＷｌｌを、′０″の数が多いときには、′１
”の発生個数の多いＷｌ２を選択する。
このように、各ｎビットの符号に対し、ｎ＋１ピットの
２種類のＷｌ １ 、 Ｗｌｌを選択して使用すること
によシ、直流平衡のとれた符号系列を生成することが可
能になる。
２種類のＷｌ １ 、 Ｗｌｌを選択して使用すること
によシ、直流平衡のとれた符号系列を生成することが可
能になる。
一方、ｎ＋１ピットの符号Ｗｌ、Ｗ１２はｎビットの符
号ｗｉへ変換するような逆変換を行なうことにより、２
種類の符号Ｗｌ、Ｗ＋２のいずれを選択してもそのまま
もとのｎビットのＷｌへの変換が可能である。
号ｗｉへ変換するような逆変換を行なうことにより、２
種類の符号Ｗｌ、Ｗ＋２のいずれを選択してもそのまま
もとのｎビットのＷｌへの変換が可能である。
以下、本発明の実施例を第１図により説明する。
第１図はｎビットの符号をｎ＋１ピットの符号に変換す
る実施例である。直並列変換回路１によりｎビットのパ
ラレル信号に変換された信号はｎ。
る実施例である。直並列変換回路１によりｎビットのパ
ラレル信号に変換された信号はｎ。
ｎ ＋１変換回路２の入力となる。また、Σ１−Σ０判
定回路４では、例えば１の数が多い場合には１．０の数
が多い場合にはＯの信号ｉｎ、ｎ−）−１変換回路２の
入力とする。ｎ、ｎ＋ｌ変換回路２の出力はｎ＋１ピッ
トの信号で、この場合、ｌの数が多いときには２種類の
符号のうち０の数の多い符号を、０の数が多いときには
１の数の多い符号を発生する。この回路は例えばＲＯＭ
などで簡単に実現できる。そして、並直列変換回路３に
よシ直列のデータに変換される。
定回路４では、例えば１の数が多い場合には１．０の数
が多い場合にはＯの信号ｉｎ、ｎ−）−１変換回路２の
入力とする。ｎ、ｎ＋ｌ変換回路２の出力はｎ＋１ピッ
トの信号で、この場合、ｌの数が多いときには２種類の
符号のうち０の数の多い符号を、０の数が多いときには
１の数の多い符号を発生する。この回路は例えばＲＯＭ
などで簡単に実現できる。そして、並直列変換回路３に
よシ直列のデータに変換される。
一方、第２図は、ｎ＋１ピットの符号をｎビットの符号
に変換する実施例である。直並列変換回路５によ、？ｎ
＋１ビットの符号に変換されたデータは、ｎ＋１．ｎ変
換回路６によｈ、”ピットの出力符号が得られる。この
、ｎ＋１．１変換回路も例えばＲＯＭなどによシ簡単に
構成できる。そして、並直列変換回路７によシ、直列な
符号に変換される。
に変換する実施例である。直並列変換回路５によ、？ｎ
＋１ビットの符号に変換されたデータは、ｎ＋１．ｎ変
換回路６によｈ、”ピットの出力符号が得られる。この
、ｎ＋１．１変換回路も例えばＲＯＭなどによシ簡単に
構成できる。そして、並直列変換回路７によシ、直列な
符号に変換される。
以上、述べたように、本実施例によれば、簡単な構成で
直流平衡のとれ九〇、ｎ＋１ピットの符号変換が実現で
きる。
直流平衡のとれ九〇、ｎ＋１ピットの符号変換が実現で
きる。
本発明によれば、ｎｌ”＋１ビツト変換の際に１つの符
号に対し２個のｎ＋１ピットの符号を対応させ、ｕＩＺ
＠Ｑ”の数の差が少なくなるように２つの符号のいずれ
かを選択することで、直流平衡のとれた符号系列を生成
することが可能であシ、得られる効果は大きい。
号に対し２個のｎ＋１ピットの符号を対応させ、ｕＩＺ
＠Ｑ”の数の差が少なくなるように２つの符号のいずれ
かを選択することで、直流平衡のとれた符号系列を生成
することが可能であシ、得られる効果は大きい。
第１図は本発明にょるｎ −＋ ｎ ＋１変換装置の一
実施例の構成図、第２図は本発明によるｎ＋１→ｎ変換
装置の一実施例の構成図である。 １．５・・・直並列変換回路、２・・・ｎｌｎ＋１変換
回路、４・・・Σｌ−Σ０判定回路、６・・・ｎ＋１．
ｎ変換回路、３，７・・・並直列変換回路。 ＶＪｌ 図 ＹＪ ｚ 図
実施例の構成図、第２図は本発明によるｎ＋１→ｎ変換
装置の一実施例の構成図である。 １．５・・・直並列変換回路、２・・・ｎｌｎ＋１変換
回路、４・・・Σｌ−Σ０判定回路、６・・・ｎ＋１．
ｎ変換回路、３，７・・・並直列変換回路。 ＶＪｌ 図 ＹＪ ｚ 図
Claims (1)
- 【特許請求の範囲】 ｎピットからなる符号をｎ＋１ビットの２種類の符号Ｗ
目、Ｗ＋２に対応させ、１とＯとの発生が等しくなるよ
うに、２種類の符号を選択する手段′＋） を有してなることを特徴とする符号変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4242483A JPS59169253A (ja) | 1983-03-16 | 1983-03-16 | 符号変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4242483A JPS59169253A (ja) | 1983-03-16 | 1983-03-16 | 符号変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59169253A true JPS59169253A (ja) | 1984-09-25 |
Family
ID=12635675
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4242483A Pending JPS59169253A (ja) | 1983-03-16 | 1983-03-16 | 符号変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59169253A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5793757A (en) * | 1980-12-02 | 1982-06-10 | Fujitsu Ltd | Common control code converting circuit |
-
1983
- 1983-03-16 JP JP4242483A patent/JPS59169253A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5793757A (en) * | 1980-12-02 | 1982-06-10 | Fujitsu Ltd | Common control code converting circuit |
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