JPS59169122A - エピタキシヤル層を有する半導体装置 - Google Patents
エピタキシヤル層を有する半導体装置Info
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- JPS59169122A JPS59169122A JP58042189A JP4218983A JPS59169122A JP S59169122 A JPS59169122 A JP S59169122A JP 58042189 A JP58042189 A JP 58042189A JP 4218983 A JP4218983 A JP 4218983A JP S59169122 A JPS59169122 A JP S59169122A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野］
この発明は、半導体素子がエピタキシャル層に形成され
る半導体装置、特に、結晶欠陥が問題となる高密度集積
回路（以下、ＩＣあるいはＬＳＩという）に好適な半導
体装置に関するものである。
る半導体装置、特に、結晶欠陥が問題となる高密度集積
回路（以下、ＩＣあるいはＬＳＩという）に好適な半導
体装置に関するものである。
［背景技術］
一般に、ＩＣ等にあっては、半導体基板上に成長させた
エピタキシャル層に半導体素子を形成する。たとえば、
ＩＣ用バイポーラ型トランジスタは、第１図に示すよう
な断面構造をもっている。
エピタキシャル層に半導体素子を形成する。たとえば、
ＩＣ用バイポーラ型トランジスタは、第１図に示すよう
な断面構造をもっている。
すなわち、Ｎ＋型の埋込み層１を有する高抵抗のＰ型基
板２上にＮ型のエピタキシャル層３を成長させて、その
表面にＰ型ベース４、Ｎ型エミッタ５およびＮ十型コレ
クタ６を設けた構造である。
板２上にＮ型のエピタキシャル層３を成長させて、その
表面にＰ型ベース４、Ｎ型エミッタ５およびＮ十型コレ
クタ６を設けた構造である。
ところで、このような半導体装置を製造する場合、製造
工程途中において接合内に結晶欠陥（たとえば、酸化誘
起積層欠陥、転位）が誘起され、そこに汚染として導入
された有害重金属が析出すると、リーク電流を発生する
ことになり、素子の歩留まりを低下させる要因となる。
工程途中において接合内に結晶欠陥（たとえば、酸化誘
起積層欠陥、転位）が誘起され、そこに汚染として導入
された有害重金属が析出すると、リーク電流を発生する
ことになり、素子の歩留まりを低下させる要因となる。
そこで、有害重金属を除去して素子の歩留まりを向上さ
せるため、いわゆるゲッタリング技術が提案されてきた
。ゲッタリング技術の代表熱なものは、（１）リンゲッ
ター、（２）裏面サンドプラスト処理、（３）イントリ
ンシックゲッタリング等であり、いずれもウェハ自身に
不純物拡散あるいは機械的加工または熱処理を施してゲ
ッタリング効果をもたせるものである。
せるため、いわゆるゲッタリング技術が提案されてきた
。ゲッタリング技術の代表熱なものは、（１）リンゲッ
ター、（２）裏面サンドプラスト処理、（３）イントリ
ンシックゲッタリング等であり、いずれもウェハ自身に
不純物拡散あるいは機械的加工または熱処理を施してゲ
ッタリング効果をもたせるものである。
しかし、これらのうち、リンゲッターおよび裏面サンド
ブラスト処理は、現在のプロセスレベルでは実際上はと
んど効果が現れない。また、イントリンシックゲッタリ
ングは、微小欠陥析出層を制御性良く形成することが難
しく、しかも、析出した微小欠陥から転位を誘起するお
それがある等の問題がある。
ブラスト処理は、現在のプロセスレベルでは実際上はと
んど効果が現れない。また、イントリンシックゲッタリ
ングは、微小欠陥析出層を制御性良く形成することが難
しく、しかも、析出した微小欠陥から転位を誘起するお
それがある等の問題がある。
［発明の目的コ
この発明は上述のような問題を解決するためになされた
もので、その目的は、半導体装置の構成要素自身に有害
重金属のゲッタリング効果をもたせた新規な技術を提供
することにある。
もので、その目的は、半導体装置の構成要素自身に有害
重金属のゲッタリング効果をもたせた新規な技術を提供
することにある。
この発明の前記ならびにそのほかの目的と新規な特徴は
、この明細書の記述および添付図面から明らかになるで
あろう。
、この明細書の記述および添付図面から明らかになるで
あろう。
［発明の概要］
この出願において開示される発明のうち、代表的なもの
の概要を簡単に説明すれば、下記のとおりである。
の概要を簡単に説明すれば、下記のとおりである。
すなわち、この発明にあっては、ボロン等のＰ型不純物
を高濃度に添加したシリコン鏡面ウェーハ上に、Ｐ型の
第１層エピタキシャル層を成長させ、その表面にＮ＋型
の埋込み層を形成し、さらに第１層エピタキシャル層の
上に第２層エピタキシャル層を成長させ、その中にベー
ス、エミッタおよびコレクタを形成し、基板のＰ型高濃
度不純物、または／および基板と第１層エピタキシャル
層との界面に誘起されたミスフィツト転位の有害重金属
に対するゲッター作用を利用して、接合の逆方向電流を
減少させ、素子の歩留まりの向上をはかるものである。
を高濃度に添加したシリコン鏡面ウェーハ上に、Ｐ型の
第１層エピタキシャル層を成長させ、その表面にＮ＋型
の埋込み層を形成し、さらに第１層エピタキシャル層の
上に第２層エピタキシャル層を成長させ、その中にベー
ス、エミッタおよびコレクタを形成し、基板のＰ型高濃
度不純物、または／および基板と第１層エピタキシャル
層との界面に誘起されたミスフィツト転位の有害重金属
に対するゲッター作用を利用して、接合の逆方向電流を
減少させ、素子の歩留まりの向上をはかるものである。
［実施例］
以下、この発明の一実施例を第２図を参照しながら説明
する。高濃度ボロン添加のＰ＋型シリコン基板２０に、
高抵抗のＰ型エピタキシャル層３１を成長させる。基板
２０の不純物濃度しよ１．０ＸＩＯ１８原子／ ｃｎ？
、第１層エピタキシャル層３１の抵抗率は２０〜５０Ω
・鼾、厚さは１０μｍである。第１層エピタキシャル層
３１にＮ＋型の埋込み層１０を形成し、さらに、第１層
エピタキシャル層３１の上に、Ｎ型の第２層エピタキシ
ャル層３２を成長させる。第２層エピタキシャル層３２
の抵抗率は １Ω・印、厚さは２μｍである。そして、
この第２層エピタキシャル層３２内にＰ型ベース４０、
Ｎ型エミッタ５０およびＮ１型コレクタ６０を熱拡散ま
たはイオン打込み等の公知の方法により形成し、ＮＰＮ
型トランジスタを構成する。
する。高濃度ボロン添加のＰ＋型シリコン基板２０に、
高抵抗のＰ型エピタキシャル層３１を成長させる。基板
２０の不純物濃度しよ１．０ＸＩＯ１８原子／ ｃｎ？
、第１層エピタキシャル層３１の抵抗率は２０〜５０Ω
・鼾、厚さは１０μｍである。第１層エピタキシャル層
３１にＮ＋型の埋込み層１０を形成し、さらに、第１層
エピタキシャル層３１の上に、Ｎ型の第２層エピタキシ
ャル層３２を成長させる。第２層エピタキシャル層３２
の抵抗率は １Ω・印、厚さは２μｍである。そして、
この第２層エピタキシャル層３２内にＰ型ベース４０、
Ｎ型エミッタ５０およびＮ１型コレクタ６０を熱拡散ま
たはイオン打込み等の公知の方法により形成し、ＮＰＮ
型トランジスタを構成する。
［効果］
この発明によれば、高濃度Ｐ＋型基板２０のゲッタリン
グ作用、または／および基板と第１層エピタキシャル層
３１の界面に誘起されたミスフィツト転位のゲッタリン
グ作用により、素子製作工程中に導入された有害不純物
を除去できるので、接合の逆方向電流が減少し、バイポ
ーラＩＣ，ＬＳＩの素子歩留まりの向上の効果がある。
グ作用、または／および基板と第１層エピタキシャル層
３１の界面に誘起されたミスフィツト転位のゲッタリン
グ作用により、素子製作工程中に導入された有害不純物
を除去できるので、接合の逆方向電流が減少し、バイポ
ーラＩＣ，ＬＳＩの素子歩留まりの向上の効果がある。
また、素子の構成要素自身にゲッタリンク作用をもたせ
ているため、従来のゲッタリング方法に比べて、プロセ
ス仕様に合わせて、熱処理条件、加工条件等を設定する
必要がないので、経済性の向上が期待される。
ているため、従来のゲッタリング方法に比べて、プロセ
ス仕様に合わせて、熱処理条件、加工条件等を設定する
必要がないので、経済性の向上が期待される。
以上、この発明を実施例に基づき具体的に説明したが、
この発明は前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲で種々変更可能であることはいう
までもない。たとえば、前記実施例では言及しなかった
が、アイソレーションをＰＮ接合分離型あるいはＬ Ｏ
Ｇ ＯＳ （ＬｏｃａｌＯｘｉｄａｔｉｏｎ ｏｆ ５
ｉｌｉｃｏｎ）等の絶縁物分離型のいずれによっても構
成することができるし、また、同一基板上にバイポーラ
型の素子のみならず、バイポーラ型とＭＯＳ型との画素
子を構成することもできる。
この発明は前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲で種々変更可能であることはいう
までもない。たとえば、前記実施例では言及しなかった
が、アイソレーションをＰＮ接合分離型あるいはＬ Ｏ
Ｇ ＯＳ （ＬｏｃａｌＯｘｉｄａｔｉｏｎ ｏｆ ５
ｉｌｉｃｏｎ）等の絶縁物分離型のいずれによっても構
成することができるし、また、同一基板上にバイポーラ
型の素子のみならず、バイポーラ型とＭＯＳ型との画素
子を構成することもできる。
［利用分野］
この発明は、半導体素子がエピタキシャル層に形成され
る半導体装置に広範に適用できるが、その歩留まりが結
晶欠陥によって最も影響を受けるバイポーラ型のＩＣ，
ＬＳＩに適用することによって大きな効果を得ることが
できる。
る半導体装置に広範に適用できるが、その歩留まりが結
晶欠陥によって最も影響を受けるバイポーラ型のＩＣ，
ＬＳＩに適用することによって大きな効果を得ることが
できる。
第１図はこの種の半導体装置の従来例を示す断面図、
第２図はこの発明の一実施例を示す断面図である。
１．１０・・・埋込み層、２，２０・・・半導体基板、
３１・・・第１層エピタキシャル層、３２・・・第２層
エピタキシャル層、４，４０・・・ベース、５．５０・
・・エミッタ、６，６０・・・コレクタ。 第 １ 図 ／ 第 ２ 図
３１・・・第１層エピタキシャル層、３２・・・第２層
エピタキシャル層、４，４０・・・ベース、５．５０・
・・エミッタ、６，６０・・・コレクタ。 第 １ 図 ／ 第 ２ 図
Claims (1)
- 【特許請求の範囲】 １、第１導電型の高不純物濃度の半導体基板と、その上
に積層された２層構造のエピタキシャル層とからなり、
前記エピタキシャル層は、下層に第１導電型の第１層エ
ピタキシャル層、上層に第２導電型の第２層エピタキシ
ャル層をそれぞれ有し、しかも前記第１層エピタキシャ
ル層表面に第２導電型の埋込み層を有し、前記第２層エ
ピタキシャル層を半導体素子の形成領域としたエピタキ
シャル層を有する半導体装置。 ２、前記半導体素子は、バイポーラ型の素子である特許
請求の範囲第１項に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58042189A JPS59169122A (ja) | 1983-03-16 | 1983-03-16 | エピタキシヤル層を有する半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58042189A JPS59169122A (ja) | 1983-03-16 | 1983-03-16 | エピタキシヤル層を有する半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59169122A true JPS59169122A (ja) | 1984-09-25 |
Family
ID=12629055
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58042189A Pending JPS59169122A (ja) | 1983-03-16 | 1983-03-16 | エピタキシヤル層を有する半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59169122A (ja) |
-
1983
- 1983-03-16 JP JP58042189A patent/JPS59169122A/ja active Pending
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