JPS59167754A - 割込制御装置 - Google Patents
割込制御装置Info
- Publication number
- JPS59167754A JPS59167754A JP4166783A JP4166783A JPS59167754A JP S59167754 A JPS59167754 A JP S59167754A JP 4166783 A JP4166783 A JP 4166783A JP 4166783 A JP4166783 A JP 4166783A JP S59167754 A JPS59167754 A JP S59167754A
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- JP
- Japan
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- interrupt
- signal
- interrupt request
- signals
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はコンピュータの割込制御装置に関し、特に多く
の入出力信号を扱い高速応答を要求される制御用コンピ
ュータ等の割込制御装置に関する。
の入出力信号を扱い高速応答を要求される制御用コンピ
ュータ等の割込制御装置に関する。
従来、１ンビーータに対する割込要求信号を受付けるか
どうかを判別する手段としては、割込マスクと称する内
部信号を用意してセント、リセットすることにより割込
マスクに対応する割込要求信号を受付けるかどうかを判
別する方法、割込ビベルを用意し、割込要求信号をそれ
ぞれ割込レベルに対応させ、コンピュータの処理中に設
定される割込レベルより高レベルの割込要求信号は受付
゛け、より低レベルの割込要求信号は受付けないとする
方法力どかある。ところが、実際のコンピ−タ、特に制
御用のコンピュータに関しては受付られた割込要求信号
によって要求される処理を行うだめの条件、例えば必要
な資源が確保できるか、現在の動作状態に新たに要求さ
れた処理を行うことで危険な事態に陥らないかなど、多
数の、より高度の判断を要する項目についてソフトウェ
アで判別する必要がある。これはソフトウェアの割込管
理、資源管理の処理時間を増加させ、コンピュータの応
答時間を遜らせるという欠点があった。
どうかを判別する手段としては、割込マスクと称する内
部信号を用意してセント、リセットすることにより割込
マスクに対応する割込要求信号を受付けるかどうかを判
別する方法、割込ビベルを用意し、割込要求信号をそれ
ぞれ割込レベルに対応させ、コンピュータの処理中に設
定される割込レベルより高レベルの割込要求信号は受付
゛け、より低レベルの割込要求信号は受付けないとする
方法力どかある。ところが、実際のコンピ−タ、特に制
御用のコンピュータに関しては受付られた割込要求信号
によって要求される処理を行うだめの条件、例えば必要
な資源が確保できるか、現在の動作状態に新たに要求さ
れた処理を行うことで危険な事態に陥らないかなど、多
数の、より高度の判断を要する項目についてソフトウェ
アで判別する必要がある。これはソフトウェアの割込管
理、資源管理の処理時間を増加させ、コンピュータの応
答時間を遜らせるという欠点があった。
本発明は割込要求信号を゛受付けるかどうかについてよ
り高度の判断を行い、ソフトウェアのオーバヘッドタイ
ムを軽減させる割込−装置を提供するものである。
り高度の判断を行い、ソフトウェアのオーバヘッドタイ
ムを軽減させる割込−装置を提供するものである。
本発明の構成は、割込要求信号とあらかじめそれぞれの
割込要求信号特有に設定された入力信号群または信号記
憶部と、コンピュータの対象となる制御系の状態を示し
、制御系への入力信号、内部の動作状態により変化する
状態信号またはその記憶部とそれらの信号から割込要求
の受付の可否を判別する判別回路とからなる、 次に本発明の実施例について図面を参照して説明する。
割込要求信号特有に設定された入力信号群または信号記
憶部と、コンピュータの対象となる制御系の状態を示し
、制御系への入力信号、内部の動作状態により変化する
状態信号またはその記憶部とそれらの信号から割込要求
の受付の可否を判別する判別回路とからなる、 次に本発明の実施例について図面を参照して説明する。
第１図を参照すると、本発明の実施例は、割込要求信号
１，３．５と、これらの割込要求信号それぞれに特有に
設定された信号群（以後、割込キー信号群と称する）２
，４．６と、制御系の状態を示す￥態信号群７と、状態
信号群７のうぢの一つの信号と割込キー信号群２，４．
６のうちの対応する信号を入力とするＥＸＯＬＵＳＩＶ
Ｅ ＯＲ回路８と、その出力信号と割込キー信号群２，
４゜６のうちの対応する信号を入力とするＯＲ回路９と
、割込要求信号とそれ釦対応するＯＲ，回路９の出力を
入力とするＡＮＤ回路１０とを含む。
１，３．５と、これらの割込要求信号それぞれに特有に
設定された信号群（以後、割込キー信号群と称する）２
，４．６と、制御系の状態を示す￥態信号群７と、状態
信号群７のうぢの一つの信号と割込キー信号群２，４．
６のうちの対応する信号を入力とするＥＸＯＬＵＳＩＶ
Ｅ ＯＲ回路８と、その出力信号と割込キー信号群２，
４゜６のうちの対応する信号を入力とするＯＲ回路９と
、割込要求信号とそれ釦対応するＯＲ，回路９の出力を
入力とするＡＮＤ回路１０とを含む。
割込要求信号１（ＩＮＴＩ）を受付けるかどうかを判定
する動作について説明する。状態信号８ＴＡＴＥ１−８
ＴＡＴＥｍのそれぞれに割込キー信号の構成要素（、Ｉ
ＫＥＹＤＯ１１、ＩＫＥＹ １１ ）−（＝ＩＫＥＹＤ
Ｏ１ｒｎ。
する動作について説明する。状態信号８ＴＡＴＥ１−８
ＴＡＴＥｍのそれぞれに割込キー信号の構成要素（、Ｉ
ＫＥＹＤＯ１１、ＩＫＥＹ １１ ）−（＝ＩＫＥＹＤ
Ｏ１ｒｎ。
ＩＫＥＹｌｍ）が対応して割込可まだは不可の判定要素
となる。ＩＫＥＹＤＣｌｌは５ＴＡＴＥＩ のドントケ
ア信号であってＩＫＥＹＤＯｌｌがハイレベルならば割
込判定は５ＴＡＴＥＩ信号によらない。ＩＫＥＹＤＯ１
１がローレベルならば５ＴＡＴＥＩ信号とＩＫＥＹＩＩ
信号が一致したときに割込可の判定要素が成立する。
となる。ＩＫＥＹＤＣｌｌは５ＴＡＴＥＩ のドントケ
ア信号であってＩＫＥＹＤＯｌｌがハイレベルならば割
込判定は５ＴＡＴＥＩ信号によらない。ＩＫＥＹＤＯ１
１がローレベルならば５ＴＡＴＥＩ信号とＩＫＥＹＩＩ
信号が一致したときに割込可の判定要素が成立する。
ＳＴＡＴＥ２７−８ＴＡＴＥｍに関しても同様に１割込
キー信号によってドントケアまたはハイレベルまたはロ
ーレベルの指定が行なわれ、そのすべてが満足されて、
かつ割込要求信号ｌＮＴｌがハイレベルとなったときに
割込が受付けられ、ＩＮＴＡＩ信号がハイレベルとなる
。以下ＩＮＴ２〜ＩＮＴｎの割込要求信号に関しても同
様に対応する割込キー信号によって状態信号Ｓ’Ｉ’Ａ
ＴＥＩ−８ＴＡＴＥｍの判定が行なわれ、ＩＮＴＡ２〜
Ｉ Ｎ Ｔ Ａ ｎ信号が決定される。
キー信号によってドントケアまたはハイレベルまたはロ
ーレベルの指定が行なわれ、そのすべてが満足されて、
かつ割込要求信号ｌＮＴｌがハイレベルとなったときに
割込が受付けられ、ＩＮＴＡＩ信号がハイレベルとなる
。以下ＩＮＴ２〜ＩＮＴｎの割込要求信号に関しても同
様に対応する割込キー信号によって状態信号Ｓ’Ｉ’Ａ
ＴＥＩ−８ＴＡＴＥｍの判定が行なわれ、ＩＮＴＡ２〜
Ｉ Ｎ Ｔ Ａ ｎ信号が決定される。
例として第２図のよう々状態揺移図で示される制御系を
考える。８１〜Ｓ５は状態を示し、ＩＩ〜Ｉ６は割込を
示し、矢印はそれぞれの割込が入ったときの状態の遷移
を示す。状態はＳｌ、８２゜Ｓ３によって１１グループ
が形成され、８４．８５によってＢグループが形成され
る。制御系はＡグループ、Ｂグループにつき、それぞれ
１つの状態をとジ（Ｓｌ、８４）（８１，８５）などと
表わせるものとする。割込要求が受付けられるかどうか
は状態グループの一方だけによるか、または両グループ
それぞれの状態に制限があって、割込要求工６のように
８３かつ８４などと限定される場合がある。これに対し
て割込キー信号を第３図のように設定し、第１図の実施
例に対して割込要求信号数ｎ＝６、状態信号数ｍ＝５と
すると割込判定条件を鷹足するこ゛とができる。第３図
において′０”、１”は状態信号をそれぞれ０．１に限
定 ｕ Ｄ Ｑ Ｉ＋は状態信号によらないことを示す
。
考える。８１〜Ｓ５は状態を示し、ＩＩ〜Ｉ６は割込を
示し、矢印はそれぞれの割込が入ったときの状態の遷移
を示す。状態はＳｌ、８２゜Ｓ３によって１１グループ
が形成され、８４．８５によってＢグループが形成され
る。制御系はＡグループ、Ｂグループにつき、それぞれ
１つの状態をとジ（Ｓｌ、８４）（８１，８５）などと
表わせるものとする。割込要求が受付けられるかどうか
は状態グループの一方だけによるか、または両グループ
それぞれの状態に制限があって、割込要求工６のように
８３かつ８４などと限定される場合がある。これに対し
て割込キー信号を第３図のように設定し、第１図の実施
例に対して割込要求信号数ｎ＝６、状態信号数ｍ＝５と
すると割込判定条件を鷹足するこ゛とができる。第３図
において′０”、１”は状態信号をそれぞれ０．１に限
定 ｕ Ｄ Ｑ Ｉ＋は状態信号によらないことを示す
。
第４図は第３図のコードと第１図の実施例における割込
キー信号（ＩＫＥＹＣＤｉｊ、ＩＫＥＹｉｊ）との対応
を示す。ここでｉ−割込要求番号、Ｊ＝状態信号番号。
キー信号（ＩＫＥＹＣＤｉｊ、ＩＫＥＹｉｊ）との対応
を示す。ここでｉ−割込要求番号、Ｊ＝状態信号番号。
このように、第２図に示すような割込要求の判定を第３
図に示すような割込キー信号群を設定することによって
省略することができ、ソフトウェアのオーバヘッドタイ
ムを短縮させる仁とができる。
図に示すような割込キー信号群を設定することによって
省略することができ、ソフトウェアのオーバヘッドタイ
ムを短縮させる仁とができる。
第１図に示す実施例では１つの状態信号に対して２つの
割込キー信号を設定し、ＥＸＣＬＵＳＩＶＥＯＲ−ＯＲ
−ＡＮＤ回路によって割込判定を行ったが、制御系によ
っては１つの割込キー信号によってＡＮＤ−ＡＮＤまた
はＡ Ｎ Ｄ −ＯＲ回路などを設けるなどの簡略化洗
よっても充分要求を満足することができる。
割込キー信号を設定し、ＥＸＣＬＵＳＩＶＥＯＲ−ＯＲ
−ＡＮＤ回路によって割込判定を行ったが、制御系によ
っては１つの割込キー信号によってＡＮＤ−ＡＮＤまた
はＡ Ｎ Ｄ −ＯＲ回路などを設けるなどの簡略化洗
よっても充分要求を満足することができる。
また、第１図では状態信号は他から入力されるものとし
たが、内部で状態信号を発生、また、記憶させること１
でよって割込要求の競合、割込レベルのダイナミックな
設定なども行うことができる。
たが、内部で状態信号を発生、また、記憶させること１
でよって割込要求の競合、割込レベルのダイナミックな
設定なども行うことができる。
本発明は以上説明したように、状態信号２割込キー信号
によって割込要求に、対する高度の判定を行い、制御用
コンピュータ、マルチプロセスコンピュータデータフロ
ー型コンピュータなどの仕事の要求、資源競合などに関
するソフトウェアのオーバヘッドタイムを軽減させる効
果がある。
によって割込要求に、対する高度の判定を行い、制御用
コンピュータ、マルチプロセスコンピュータデータフロ
ー型コンピュータなどの仕事の要求、資源競合などに関
するソフトウェアのオーバヘッドタイムを軽減させる効
果がある。
第１図は本発明の一実施例を示した回路図、第２図は制
御系の状態遷移図例、第３図は第２図に示した状態遷移
図を満足させるだめに設定する割込キー信号図、第４図
は第３図で使われているコードと割込キー信号との対応
図である。 １・・・・・・割込要求信号、２・・・・・・１に対応
する割込キー信号群、３・・・・・・割込要求信号、４
・・・・・３に対応する割込キー信号群、５・・・・・
・割込要求信号、６・・・・・・５に対応する割込キー
信号群、７・・・・・・状態信号群、８゛°°°°・Ｅ
ＸＯＬＵＳＩＶＥ ＯＲ回路、９・・・・・・ＯＲ回路
、１０・・・・・Ａ、 Ｎ Ｄ回路、１１・・・・・・
１の割込要求ｓ認信号、１２・・・・・３の割込要求確
認信号、１３・・・・・・５の割込要求確認信号。 （Ａり・レープ） （８グルーフつ
第２ 区 第３図 第４図
御系の状態遷移図例、第３図は第２図に示した状態遷移
図を満足させるだめに設定する割込キー信号図、第４図
は第３図で使われているコードと割込キー信号との対応
図である。 １・・・・・・割込要求信号、２・・・・・・１に対応
する割込キー信号群、３・・・・・・割込要求信号、４
・・・・・３に対応する割込キー信号群、５・・・・・
・割込要求信号、６・・・・・・５に対応する割込キー
信号群、７・・・・・・状態信号群、８゛°°°°・Ｅ
ＸＯＬＵＳＩＶＥ ＯＲ回路、９・・・・・・ＯＲ回路
、１０・・・・・Ａ、 Ｎ Ｄ回路、１１・・・・・・
１の割込要求ｓ認信号、１２・・・・・３の割込要求確
認信号、１３・・・・・・５の割込要求確認信号。 （Ａり・レープ） （８グルーフつ
第２ 区 第３図 第４図
Claims (1)
- 割込要求信号特有に設定された信号群と、制御系の状態
を示し、制御系への入力信号、内部の動作状態によ、り
変化する状態信号群とからその制御系が割込榊求を受付
けるかどうかを判別することを特徴とする割込制御装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4166783A JPS59167754A (ja) | 1983-03-14 | 1983-03-14 | 割込制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4166783A JPS59167754A (ja) | 1983-03-14 | 1983-03-14 | 割込制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59167754A true JPS59167754A (ja) | 1984-09-21 |
Family
ID=12614738
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4166783A Pending JPS59167754A (ja) | 1983-03-14 | 1983-03-14 | 割込制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59167754A (ja) |
-
1983
- 1983-03-14 JP JP4166783A patent/JPS59167754A/ja active Pending
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