JPS59161075A - Manufacture of semiconductor element - Google Patents
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- JPS59161075A JPS59161075A JP3442483A JP3442483A JPS59161075A JP S59161075 A JPS59161075 A JP S59161075A JP 3442483 A JP3442483 A JP 3442483A JP 3442483 A JP3442483 A JP 3442483A JP S59161075 A JPS59161075 A JP S59161075A
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Abstract
Description
【発明の詳細な説明】
（技術分野）
この発明は、耐熱性を有するダート電極およびオーミッ
ク電極をもつ化合物半導体素子の製造法に関する。DETAILED DESCRIPTION OF THE INVENTION (Technical Field) The present invention relates to a method for manufacturing a compound semiconductor element having a heat-resistant dart electrode and an ohmic electrode.
（従来技術）
従来法について、ＧａＡｓ 電界効果トランジスタ（
ＧａＡｓ ＦＥＴ ）の場合について、第１図（ａ）〜
第１図（ｅ）によシ説明する。第１図（ａ）において、
ＧａＡｓ基板ｌに対し、ＦＥＴの活性層２をイオン注入
した後に高融点メタルによる耐熱ｒ −） ３ ヲレジ
スト４をマスクにパターンニングした後、オーミック接
触のための高濃度に不純物をドープした層５を形成する
ために、ダート電極およびレジスト４をマスクに第１図
（ｂ）のようにイオン注入して形成する。(Prior art) Regarding the conventional method, GaAs field effect transistor (
For the case of GaAs FET), Figure 1(a)~
This will be explained with reference to FIG. 1(e). In Figure 1(a),
After ion-implanting the active layer 2 of the FET into the GaAs substrate 1, patterning is performed using a high-melting point metal resist 4 as a mask, and then a layer 5 doped with impurities at a high concentration for ohmic contact is formed. To form this, a dart electrode and a resist 4 are formed by ion implantation using a mask as shown in FIG. 1(b).
この状態で活性層２およびオーミック用のイオン注入層
５の活性化をＡｓ圧雰囲気中において約８００℃で行う
。In this state, the active layer 2 and the ohmic ion implantation layer 5 are activated at about 800° C. in an As pressure atmosphere.
次に、第１図（ｅ）に示すようにＡｕＧｅ／Ｎ１などの
オーミック電極６をパターンニングし、オーミック接触
を得るための熱処理合金化を約４００Ｃ程度で行う。Next, as shown in FIG. 1(e), an ohmic electrode 6 made of AuGe/N1 or the like is patterned and alloyed by heat treatment at about 400 C to obtain ohmic contact.
次ニ、配線金属７をパターンニングしてＦＥＴが作成さ
れる。Next, the wiring metal 7 is patterned to create an FET.
以上のように、従来の製造方法においては、オーミック
接触を得るため、オーミック電極６を形成後的４００℃
程度の処理を行う必要があシ、この際に表面の微少な温
度分布変化によ！１が一ルアツブなどの表面モホロジー
が悪くなる場合があった。As described above, in the conventional manufacturing method, in order to obtain ohmic contact, the ohmic electrode 6 is heated at 400°C after forming the ohmic electrode 6.
It is necessary to perform a certain degree of treatment, and at this time, due to minute temperature distribution changes on the surface! In some cases, the surface morphology of 1.
この原因によシ、オーミック接触抵抗のバラツキが生じ
、素子の性能が不均一となる場合があった。This may cause variations in ohmic contact resistance, resulting in non-uniform performance of the device.
したがって１．素子間の性能の均一性が要求される集積
回路を作成するためには、オーミック接触抵抗の均一性
は必須条件の一つであり、従来の製造方法によるオーミ
ック処理法の場合はこのオーミック接触抵抗の分布が問
題となることがしばしばあシ、素子の特性がバラツク原
因となっていた。Therefore 1. In order to create integrated circuits that require uniformity of performance between elements, uniformity of ohmic contact resistance is one of the essential conditions. However, the distribution of the elements is often a problem, and the characteristics of the elements are the cause of variations.
（発明の目的）
この発明は、上記従来の欠点を除去するためになされた
もので、電極のモホロジーを改善し、熱的安定性および
ウニへ内での分布を向上させるとともに、信頼性の向上
も期待される半導体の製造方法を提供することを目的と
する。(Object of the Invention) This invention was made to eliminate the above-mentioned conventional drawbacks, and improves the morphology of the electrode, improves thermal stability and distribution within the sea urchin, and improves reliability. The purpose of this invention is to provide a method for manufacturing semiconductors that is expected to be used in the future.
（発明の構成）
この発明の半導体素子の製造方法は、耐熱性を有するダ
ート電極とオーミック電極とを形成した後にイオン注入
による活性層および高濃度ｎ型ソース、ドレイン層の活
性化アニール処理と同時に高濃度にｎ型にドープされた
オーミック電極の活性化アニールを行なうようにしたも
のである。(Structure of the Invention) The method for manufacturing a semiconductor device of the present invention includes forming a heat-resistant dirt electrode and an ohmic electrode, and then simultaneously performing activation annealing of an active layer and a high concentration n-type source and drain layer by ion implantation. Activation annealing is performed on an ohmic electrode doped with n-type at a high concentration.
（実施例）
以下、この発明の半導体素子の製造方法の実施例につい
て図面に基づき説明する。第２図（ａ）〜第２図（ｄ）
はその一実施例の工程説明図である。この第２図（ａ）
〜第２図（ｄ）において、第１図（ａ）〜第１図（ｅ）
と同一部分には同一符号を付して述べる。第２図（ａ）
は、第１図（ａ）、第１図（ｂ）において示したように
ＧａＡｇ基板ｌに対してＦＥＴの活性層２をイオン注入
した後、高融点メタルによる耐熱ゲート３をレジスト（
図示せず）全マスクにしてパターンニングした後、耐熱
ダート材料マスクによる高濃度領域５を形成したもので
あり、この時点までは耐熱ダート材料を用いた自己整合
（セルファライン）法によるものと同じである。(Example) Hereinafter, an example of the method for manufacturing a semiconductor device of the present invention will be described based on the drawings. Figure 2(a) to Figure 2(d)
1 is a process explanatory diagram of one example. This figure 2 (a)
~ In Figure 2 (d), Figure 1 (a) ~ Figure 1 (e)
The same parts will be described with the same reference numerals. Figure 2(a)
As shown in FIGS. 1(a) and 1(b), after the active layer 2 of the FET is ion-implanted into the GaAg substrate 1, the heat-resistant gate 3 made of a high melting point metal is formed with a resist (
After patterning using the entire mask (not shown), a high concentration region 5 is formed using a heat-resistant dirt material mask, and up to this point, it is the same as the self-alignment (self-alignment) method using a heat-resistant dirt material. It is.
次に、第２図（ｂ）に示すごとく耐熱オーミック′電極
用パターンをホトリソなどにより形成し、レソス）８ｅ
ノ９ターンニンダスル。Next, as shown in FIG. 2(b), a pattern for a heat-resistant ohmic electrode is formed by photolithography, etc.
No 9 turn nindasur.
さらに、オーミック電極としての耐熱オーミック材料９
としてのゲルマニウム（Ｇｅ）６るいはシリコン（Ｓｉ
）を蒸着する。Furthermore, heat-resistant ohmic material 9 as an ohmic electrode
germanium (Ge)6 or silicon (Si) as
) is deposited.
さらに、この耐熱オーミック材料に対し、高濃度ｎ型と
なるようにＡ８をイオン注入した後、レジスト８をリフ
トオフし、第２図（ｅ）のごとく、耐熱オーミック材料
９をノリーンニングする。Furthermore, after ion-implanting A8 into this heat-resistant ohmic material to make it highly concentrated n-type, the resist 8 is lifted off, and the heat-resistant ohmic material 9 is subjected to no-leaning as shown in FIG. 2(e).
次に、第２図（ｅ）の状態において、 Ａｓ圧中におい
て活性層２および高濃度層５さらにＡｓ打込み層による
オーミック材料９とを８００℃程度の温度において同時
にアニールする。Next, in the state shown in FIG. 2(e), the active layer 2, the high concentration layer 5, and the ohmic material 9 made of the As implanted layer are simultaneously annealed at a temperature of about 800° C. in an As pressure.
次に通常のノやターンニング方式、たとえばリフトオフ
法によシ配線パターン７をＴｉ １ ｐ ｔ／Ａｕなど
によりパターンニングし素子は作成される。Next, the wiring pattern 7 is patterned with Ti 1 p t/Au using a conventional turning method, such as a lift-off method, and an element is produced.
以上説明したように、この発明の実施例においてはダー
ト電極および、ＦＥＴの活性層および高濃度層さらにオ
ーミック電極層を形成した後で、以上の各層のアニール
を同時工程によシー回で実施できる。As explained above, in the embodiment of the present invention, after forming the dirt electrode, the active layer and high concentration layer of the FET, and the ohmic electrode layer, the annealing of each of the above layers can be performed in a simultaneous step. .
また、オーミック接触がアニール温度８００℃程度とい
う高温によシ固相拡散を利用して処理されているため、
従来の合金化法によるオーミック電極と違いＦＥＴのｒ
−ト電極とと木にオーミック電極も耐熱性を有すること
などが利点である。In addition, since the ohmic contact is processed using solid phase diffusion at a high annealing temperature of approximately 800°C,
Unlike ohmic electrodes made by conventional alloying methods, the r of FET
The advantage is that the ohmic electrode and the ohmic electrode also have heat resistance.
したがって、ＦＥＴ構造を構成しているオーミック電極
が従来のＡｕＧｅ／Ｎｉなどを利用した合金化法による
ものよシ信頼性が向上することなどの微細化高集積化を
必要とされる化合物半導体素子の製造に対しては大きな
利点となる。Therefore, the reliability of the ohmic electrodes constituting the FET structure is improved compared to the conventional alloying method using AuGe/Ni, etc., and is suitable for compound semiconductor devices that require miniaturization and high integration. This is a big advantage for manufacturing.
（発明の効果）
以上のように、この発明の半導体素子の製造方法によれ
ば、耐熱性を有するダート電極とオーミック電極とを形
成した後、イオン注入による活性層と高濃度ｎ型ソース
、ドレイン層の活性化アニール処理と同時に高濃度にｎ
型ドープされたオーミック電極の活性化アニールをも行
なうようにしたので、耐熱性のあるダート電極およびオ
ーミック電極を有することになシ、高信頼性という点で
は大きな利点があり、化合物半導体における例えばＱａ
Ａａ Ｉ ｃの製作工程上に充分利用することができる
。(Effects of the Invention) As described above, according to the method for manufacturing a semiconductor device of the present invention, after forming a heat-resistant dirt electrode and an ohmic electrode, an active layer is formed by ion implantation, a highly doped n-type source, and a drain. At the same time as the activation annealing of the layer, a high concentration of n.
Since activation annealing is also performed for the type-doped ohmic electrode, it is possible to have a heat-resistant dirt electrode and ohmic electrode, which has a great advantage in terms of high reliability, and is suitable for use in compound semiconductors, such as Qa
It can be fully utilized in the manufacturing process of Aa Ic.
第１図（ａ）ないし第１図（ｃ）はそれぞれ従来の耐熱
ダート材料を用いた半導体素子の製造方法の工程説明図
、第２図（ａ）ないし第２図（ｄ）はそれぞれこの発明
の半導体素子の製造方法の一実施例の工程説明図である
。
１・・・ＧａＡｓ基板、２・・・ＦＥＴ活性層、３・・
・耐熱ダート、５・・・高濃度領域、６・・・オーミッ
ク電極、７・・・配線電極材料、８・・・レソスト、９
・・・耐熱オーミック材料。
特許出願人 沖電気工業株式会社
手続補正書
昭和５８年１θ月２５日
特許庁長官若杉和夫 殿
１、事件の表示
昭和５８年特 許 願第３４４２４ 号２、発明
の名称
半導体素子の製造方法
３、補正をする者
事件との関係 特 許 出願人（０２９）沖電
気工業株式会社
４、代理人
５、補正命令の日付 昭和 年 月 日 （自
発）および図面の簡単な説明の欄
７、補正の内容
別紙の通り
７、 補正の内容
１）明細書の「２、特許請求の範囲」を別紙の通シ訂正
する。
２）明細書２頁７行「この状態で」を「その後、レジス
ト４を除去し、」と訂正する。
３）同４頁１行「電極の活」を「電極用の薄膜半導体材
料の活」と訂正する。
４）同４頁２行「を行なう」を「をも行なう」と訂正す
る。
５）同４頁１８行［パターンを・・・・・・形成し、」
を「パターンを形成するために、」と訂正する。
６ン 同５頁１行「り材料」を「り用の薄膜半導体材料
」と訂正する。
７）同５頁３行、同頁６行各々「オーミック材料」を［
オーミック用の薄膜半導体材料」と訂正する。
８）同５頁１２行ｒ Ｔｔｌｐｔ／Ａｕ Ｊ ｋ ｒ’
Ｔｉ／Ｐｔ 」と訂正する。
９）同６頁１４行「ｎ型ドープ」を「ｎ型にドープ」と
訂正する。
１０）同６頁１５行「電極の活性化」を１電極用の薄膜
半導体材料の活性化」と訂正する。
１１）同６頁１９行ｒ ＧａＡｓＩｃ ｊをｒ ＧａＡ
ｓＩＣＪと訂正する。
１２）同７頁１０行「ツク材料」を「ツク用の薄膜半導
体材料」と訂正する。
２ｔ￥！ｊ許請求の範囲
耐熱性を有するｒ−ト電極とオーミック電極とを形成し
た後に、イオン注入による活性層および高濃度ｎ型ソー
ス、ドレイン層の活性化アニール処理と同時に高濃度に
ｎ型にドープされたオーミック電極里の薄膜半導体材料
の活性化アニールも行うことを特徴とする化合物半導体
素子の製造方法。1(a) to 1(c) are process explanatory diagrams of a method for manufacturing a semiconductor device using a conventional heat-resistant dart material, respectively, and FIGS. 2(a) to 2(d) are respectively illustrations of the process according to the present invention. FIG. 3 is a process explanatory diagram of an embodiment of a method for manufacturing a semiconductor device of FIG. 1... GaAs substrate, 2... FET active layer, 3...
・Heat-resistant dirt, 5... High concentration area, 6... Ohmic electrode, 7... Wiring electrode material, 8... Resosto, 9
...Heat-resistant ohmic material. Patent applicant: Oki Electric Industry Co., Ltd. Procedural amendment dated 1θ/25/1980 Kazuo Wakasugi, Commissioner of the Japan Patent Office1, Indication of the case: Patent Application No. 34424, filed in 1982, 2, Name of the invention: Process for manufacturing semiconductor devices 3, Relationship with the case of the person making the amendment Patent Applicant (029) Oki Electric Industry Co., Ltd. 4, Agent 5, Date of amendment order Showa year, month, day (spontaneous), column 7 for a brief explanation of the drawings, contents of the amendment As shown in Attachment 7, Contents of the amendment 1) "2. Scope of Claims" of the specification will be corrected in the Attachment. 2) On page 2 of the specification, line 7, "in this state" is corrected to "after that, resist 4 is removed." 3) On page 4, line 1, "Activity of electrodes" is corrected to "Activity of thin film semiconductor materials for electrodes." 4) On page 4, line 2, ``to do'' is corrected to ``to do too.'' 5) Page 4, line 18 [forming a pattern...]
is corrected to "in order to form a pattern." 6. On page 5, line 1, ``materials'' is corrected to ``thin film semiconductor materials for silicone''. 7) "Ohmic materials" on page 5, line 3 and page 6, line [
"Thin film semiconductor material for ohmic applications". 8) Same page 5 line 12 r Ttlpt/Au J k r'
Ti/Pt” is corrected. 9) On page 6, line 14, "n-type doped" is corrected to "n-type doped." 10) ``Activation of electrode'' on page 6, line 15 is corrected to ``activation of thin film semiconductor material for one electrode''. 11) Same page 6 line 19 r GaAsIc j r GaA
Correct as sICJ. 12) On page 7, line 10, ``Tsuku materials'' is corrected to ``thin film semiconductor materials for tsuku''. 2 tons ¥! jClaims After forming a heat-resistant r-to-electrode and an ohmic electrode, the active layer and high-concentration n-type source and drain layers are activated by ion implantation annealing treatment and are doped with a high concentration of n-type at the same time. A method for manufacturing a compound semiconductor device, characterized in that activation annealing of the thin film semiconductor material of the ohmic electrode is also performed.
Claims (1)
た後に、イオン注入による活性層および高濃度ｎ型ソー
ス、ドレイン層の活性化アニール処理と同時に高濃度に
ｎ型にドープされたオーミック電極の材料の活性化アニ
ールも行うことを特徴とする化合物半導体素子の製造方
法。After forming a heat-resistant dirt electrode and an ohmic electrode, the active layer and the highly doped n-type source and drain layers are activated by annealing by ion implantation, and at the same time, the material of the ohmic electrode doped with a high concentration of n-type is processed. A method for manufacturing a compound semiconductor device, characterized in that activation annealing is also performed.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3442483A JPS59161075A (en) | 1983-03-04 | 1983-03-04 | Manufacture of semiconductor element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3442483A JPS59161075A (en) | 1983-03-04 | 1983-03-04 | Manufacture of semiconductor element |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59161075A true JPS59161075A (en) | 1984-09-11 |
Family
ID=12413823
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3442483A Pending JPS59161075A (en) | 1983-03-04 | 1983-03-04 | Manufacture of semiconductor element |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59161075A (en) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57133681A (en) * | 1981-02-12 | 1982-08-18 | Fujitsu Ltd | Field-effect semiconductor device |
-
1983
- 1983-03-04 JP JP3442483A patent/JPS59161075A/en active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57133681A (en) * | 1981-02-12 | 1982-08-18 | Fujitsu Ltd | Field-effect semiconductor device |
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