JPS6336579A - Schottky-gate field effect transistor - Google Patents
Schottky-gate field effect transistorInfo
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Abstract
Description
【発明の詳細な説明】
〈産業上の利用分野〉
この発明はショットキゲート電界効果トランジスタに関
し、さらに詳細にいえば、Ｇａ ＡＳからなる半絶縁性
基板の上に形成されるショットキゲート電界効果トラン
ジスタに関する。DETAILED DESCRIPTION OF THE INVENTION <Industrial Application Field> The present invention relates to a Schottky gate field effect transistor, and more particularly to a Schottky gate field effect transistor formed on a semi-insulating substrate made of Ga AS. .
〈従来の技術〉
従来からＱａ Ａｓ雷界効果トランジスタ（以下Ｇａ
Ａｓ ＭＥＳＦＥＴと略称スル）ノヨウニ、Ｇａ Ａｓ
基板をベースとする半導体装置においては、ショットキ
ゲート電極のみならず、ソース電極ミドレイン電極等の
オーミック電極を形成することが必要であり、このよう
なオーミック電極を形成するために、第４図に示す製造
方法が採用されていた。<Conventional technology> Conventionally, Qa As lightning field effect transistors (hereinafter referred to as Ga
As MESFET (abbreviation), GaAs
In a semiconductor device based on a substrate, it is necessary to form not only a Schottky gate electrode but also ohmic electrodes such as a source electrode and a midrain electrode. manufacturing method was used.
即ち、Ｑａ Ａ３基板（２１）の表面に活性層（２２）
を形成した後、所定形状のフォトレジスト（２３）を形
成する（同図Ａ参照）。そして、同図８に示すように、
上記フォトレジスト（２３）をマスクとして不純物とな
り得るイオン（例えばＳｉ）を注入し、熱処理を施すこ
とにより、ｎ＋層（２４）を形成する。That is, an active layer (22) is formed on the surface of a Qa A3 substrate (21).
After forming, a photoresist (23) having a predetermined shape is formed (see A in the figure). Then, as shown in Figure 8,
Using the photoresist (23) as a mask, ions (for example, Si) that can serve as an impurity are implanted, and heat treatment is performed to form an n+ layer (24).
その後、ｎ＋層（２４）の上面にオーミック電極となり
得る金属層を形成して、合金化処理を施すことによりオ
ーミック電極（２５）を形成しく同図Ｃ参照）、最後に
、同図りに示すように、両オーミック電極（２５）同士
の中間位置にショッ１−キゲート電極（２６）を形成す
ることにより、半導体装置の一種としてのＧａ Ａｓ
ＭＥＳＦＥＴを得ることができる。After that, a metal layer that can become an ohmic electrode is formed on the upper surface of the n+ layer (24), and an ohmic electrode (25) is formed by performing alloying treatment (see Figure C).Finally, as shown in the figure. By forming a Schottky gate electrode (26) in the middle position between both ohmic electrodes (25), GaAs as a type of semiconductor device can be manufactured.
MESFET can be obtained.
即ち、上記の製造方法によりＱａ ＡＳ ＭＥＳＦＥＴ
を製造することにより、オーミック電極（２５）の下部
にｎ”＠（２４）が形成された状態になるので、ソース
抵抗を減少させることができ、Ｇａ ＡＳ ＭＥＳＦＥ
Ｔとして良好な特性を有するものを提供できることにな
る。That is, by the above manufacturing method, Qa AS MESFET
By manufacturing Ga AS MESFE, n''@(24) is formed under the ohmic electrode (25), so the source resistance can be reduced and Ga AS MESFE
This means that a T having good characteristics can be provided.
〈発明が解決しようとする問題点〉
上記の製造方法においては、０１層（２４）を形成する
ために熱処理を行なうことが必要である他に、オーミッ
ク電極（２５）を形成するために合金化という゛熱処理
を行なうことが必要であり、製造工程が全体として複雑
化するという問題がある。<Problems to be Solved by the Invention> In the above manufacturing method, in addition to the need for heat treatment to form the 01 layer (24), alloying is required to form the ohmic electrode (25). There is a problem in that it is necessary to perform heat treatment, which complicates the manufacturing process as a whole.
また、合金化処理を施した場合におけるオーミック電極
は一般的にばらつきが多く、表面が不均一になってしま
うので、その後に行なわれる配線パターンの形成が困難
であり、表面の不均一性に起因して配線切れ等が発生す
る可能性が高いという問題もある。そして、この問題は
、集積度を向上させるための多層配線を行なう場合に特
に顕著になる。In addition, ohmic electrodes that have been subjected to alloying treatment generally have a lot of variation and the surface becomes non-uniform, making it difficult to form a wiring pattern afterwards. There is also the problem that there is a high possibility that wire breakage will occur. This problem becomes particularly noticeable when multilayer wiring is used to improve the degree of integration.
〈発明の目的〉
この発明は上記の問題点に鑑みてなされたものであり、
オーミック電極のばらつきがないとともに、配線パター
ンの形成を簡単に行なうことができ、しかも製造工程を
簡素化することができるショットキゲート電界効果トラ
ンジスタを提供することを目的としている。<Object of the invention> This invention was made in view of the above problems,
It is an object of the present invention to provide a Schottky gate field effect transistor in which there is no variation in ohmic electrodes, a wiring pattern can be easily formed, and the manufacturing process can be simplified.
く問題点を解決するための手段〉
上記の目的を達成するための、この発明のショットキゲ
ート電界効果トランジスタは、Ｇａ Ａｓからなる半絶
縁性基板の所定位置にショットキゲート電極が形成して
あるとともに、ショットキゲート電極に近接する位置ま
で、Ｇａ Ａｓ基板の内部から表面に向けてＩｎ組成が
次第に大きくなるｌ ｎ Ｇａ （１−ｘ） Ａｓ
ｆｆｌを形成し、■ｎｘＧ ａ （１−Ｘ） Ａ Ｓ
Ｐ！Ｉの表面にオーミック電極が形成してある。Means for Solving the Problems> In order to achieve the above object, a Schottky gate field effect transistor of the present invention has a Schottky gate electrode formed at a predetermined position on a semi-insulating substrate made of GaAs, and , the In composition gradually increases from the inside of the GaAs substrate toward the surface up to a position close to the Schottky gate electrode.
form ffl, ■nxG a (1-X) A S
P! An ohmic electrode is formed on the surface of I.
但し、上記オーミック電極としては、ノンアロイコンタ
クトで形成できる金属（例えばＰｔ／Ｔｉ ／Ａｕ ）
であってもよく、或は、ＩｎｘＧａ −Ａｓ層の上の
Ｉｎ層であってもよい。However, as the above-mentioned ohmic electrode, a metal (for example, Pt/Ti/Au) that can be formed with a non-alloy contact may be used.
Alternatively, it may be an In layer on an InxGa-As layer.
（１ｘ）
く作用〉
以上の構成のショットキゲート電界効果トランジスタで
あれば、Ｇａ Ａｓからなる半絶縁性基板の所定位置に
ショットキゲート電極が形成してあるとともに、ショッ
トキゲート電極に近接する位置まで、ＧａＡｓ基扱の基
極から表面に向けてＩｎ組成が次第に大きくなるＩ ｎ
Ｇ ａ （１−ｘ−）Ａｓｆｆ１を形成し、Ｉ ｎ
Ｇａ （１−ｘ） Ａｓ 層の表面にオーミンク電
極が形成してあるので、オーミック電極を形成するため
の合金化処理を行なう必要が全くなく、オーミック電極
の特性のばらつき、表面の不均一が発生しない。(1x) Effect> In the Schottky gate field effect transistor having the above configuration, a Schottky gate electrode is formed at a predetermined position on a semi-insulating substrate made of GaAs, and a Schottky gate electrode is formed at a position close to the Schottky gate electrode. The In composition gradually increases from the GaAs-based base electrode to the surface.
G a (1-x-)Asff1 is formed, and I n
Since the ohmink electrode is formed on the surface of the Ga (1-x) As layer, there is no need to perform alloying treatment to form the ohmic electrode, which eliminates variations in the properties of the ohmic electrode and non-uniformity of the surface. do not.
但し、上記オーミック電極としては、ノンアロイコンタ
クトで形成できる金属（例えばＰｔ／Ｔｉ ／ＡＵ ＞
であっても、或は、ＩｎＸ ”” （１−ｘ）Ａｓ層の
上のＩｎ層であっても、同様に合金化処理を行なう必要
が全くなく、オーミック電極の特性のばらつき、表面の
不均一が発生しない。However, as the ohmic electrode, a metal that can be formed with a non-alloy contact (for example, Pt/Ti/AU>
Even if it is an In layer on top of an In Uniformity does not occur.
特に後者の構成のショットキゲート電界効果トランジス
タは、（ｎの蒸着層の厚みを大きくするだけで、Ｉｎ層
の形成工程を特別に行なうことなくオーミック電極を形
成することができる。In particular, in the Schottky gate field effect transistor having the latter configuration, an ohmic electrode can be formed by simply increasing the thickness of the n vapor deposited layer without performing a special process for forming an indium layer.
〈実施例〉 以下、実施例を示す添付図面によって詳細に説明する。<Example> Hereinafter, embodiments will be described in detail with reference to the accompanying drawings showing examples.
第１図Ａ−Ｅはこの発明のショットキゲート電界効果ト
ランジスタを製造する工程の一実施例を示す図である。FIGS. 1A to 1E are diagrams showing an embodiment of the process for manufacturing the Schottky gate field effect transistor of the present invention.
先ず、第１図Ａに示すように、Ｇａ Ａｓ ｌ板（１）
の所定位置に、選択イオン注入法により不純物となり得
るイオン（例えばＳｉ”）を打込み、動作層となり得る
層（２′）を形成する。First, as shown in Figure 1A, a GaAs l plate (1)
Ions (for example, Si'') that can serve as an impurity are implanted into a predetermined position of the active layer by selective ion implantation to form a layer (2') that can serve as an active layer.
次いで、同図Ｂに示すように、保護膜として例えばＳ
ｉ Ｎ 、 Ｓ ｉ Ｏ２等（図示せず）をプラズマＣ
ＶＤ法により所定厚み（例えば、０．３〜０．５μｍ）
だけ形成した後、通常のフォトリソグラフィを用いてシ
ョットキゲート電極領域を含む所定形状のレジストパタ
ーン（４）を形成する。このレジストパターン（４）は
、後述するショットキゲート電極長よりもやや長い形状
に形成され、後述するｌｎイオンの注入領域がショット
キゲート電極（６）と接触することを防止する。Next, as shown in FIG. B, for example, S is used as a protective film.
i N , S i O2, etc. (not shown) in plasma C
Predetermined thickness (for example, 0.3 to 0.5 μm) by VD method
Then, a resist pattern (4) having a predetermined shape including a Schottky gate electrode region is formed using ordinary photolithography. This resist pattern (4) is formed in a shape slightly longer than the Schottky gate electrode length, which will be described later, and prevents the implanted region of ln ions, which will be described later, from coming into contact with the Schottky gate electrode (6).
そして、同図Ｃに示すように、レジストパターン（４）
をマスクとして選択イオン注入法によりｌｎおよび３ｉ
イオンを打込む（イオン注入条件としては、例えば、ｉ
ｎについては加速電圧を１５０１６〜１７
〜２００Ｋｅｖ１注入吊をｌＸｌ０ Ｊ、Ｓｉに
ついては加速電圧を１５０〜２００ＫｅＶ。Then, as shown in C of the same figure, a resist pattern (4) is formed.
ln and 3i by selective ion implantation using as a mask.
Implant ions (ion implantation conditions include, for example, i
For n, the acceleration voltage was 15016-17-200 KeV1, and for Si, the acceleration voltage was 150-200 KeV.
注入量を１Ｘ１０１３４に定める）ことにより、高濃度
不純物層域となり得る層を形成し、次いで、例えばＮ２
ガス中８００℃で２０分間アニールすることにより、打
込まれた不ＩＫ＋物イオンを活性化し、動作層（２）、
および高濃度不純物領域としてのＩｎ Ｇａ （１−
ｘ） Ａｓ層（５）を形成する。By setting the implantation amount to 1×10134), a layer that can become a high concentration impurity layer region is formed, and then, for example, N2
By annealing in gas at 800°C for 20 minutes, the implanted ink+ ions are activated, and the active layer (2),
and InGa(1-
x) Form an As layer (5).
その後、同図りに示すように、上記保！ｉ！膜を除去し
、ソース電極領域、ドレイン電極領域を通常のフォトリ
ソグラフィ技術によりパターニングし、Ｉｎ Ｇａ
（，１−ｘ） Ａｓとオーミック接触ヲ’１ｆｌｒｔル
金属材料（例えばＡｕ Ｇｅ 、Ｔｉ ／Ｐｔ ／Ａｕ
等）を従来公知の方法により蒸着し、リフトオフ法によ
り不必要な領域の金属材料を除去することにより、オー
ミック電極〔刀としてのソース電極、およびドレイン電
極を形成することができる。After that, as shown in the same diagram, the above maintenance! i! The film is removed, the source electrode region and the drain electrode region are patterned using ordinary photolithography technology, and InGa
(,1-x) For ohmic contact with As, metal materials (e.g. Au Ge, Ti/Pt/Au
etc.) by a conventionally known method, and by removing the metal material in unnecessary regions by a lift-off method, an ohmic electrode (a source electrode and a drain electrode as a sword) can be formed.
そして、同図Ｅに示びょうに、Ｑａ Ａｓとショットキ
接触を有する電極材料（例えばＷＳｉ）を従来公知の方
法により所定の厚さに形成し、通常のフォトリソグラフ
ィを用いて形成され、かつショットキゲート電極領域に
対応するレジストパターンをマスクとして、反応性イオ
ンエツチング（ＲＩＥ）法により電極材料を加工し、シ
ョットキゲート電極（６）を形成することによりＭＥＳ
ＦＥＴを得ることができた。Then, as shown in FIG. Using the resist pattern corresponding to the electrode area as a mask, the electrode material is processed by reactive ion etching (RIE) to form a Schottky gate electrode (6), thereby forming an MES.
I was able to get FET.
そして、上記の工程により得られたＭＥＳＦＥＴにおい
ては、高濃度不純物領域（５１としてのＩ ｎ Ｇ
ａ （１−ｘ） Ａ ３層が、Ｇａ ＡＳ基板内部から
表面に向かってｌｎ組成が次第に大きくなる状態であり
、Ｇａ ＡＳよりも＃制帯幅が小さくなりているので、
合金化処理を行なうことなく金属材料とのオーミック接
触をとることができる。また、Ｉ ｎ Ｇ ａ （１
−ｘ） Ａ ｓはＧａ Ａｓより電子移動度が高いので
、ソース抵抗、およびドレイン抵抗を小さくすることも
できる。In the MESFET obtained through the above steps, the high concentration impurity region (I n G as 51)
a (1-x) A The third layer is in a state where the ln composition gradually increases from the inside of the Ga AS substrate toward the surface, and the #bandwidth is smaller than that of Ga AS, so
It is possible to make ohmic contact with metal materials without performing alloying treatment. Also, I n Ga (1
-x) Since As has higher electron mobility than GaAs, the source resistance and drain resistance can also be reduced.
尚、保護膜の厚み、およびｌｎイオンの注入条件を上記
のように設定したのは、Ｉｎイオンを打込んだ場合の濃
度分布が、第２図に示すように、表面からやや内部に入
った場所で最大になり、それより深くなると徐々に減少
するからであり、上記のように各種条件を設定すること
により、表面においで最も高い濃度となるようにするこ
とができる。The thickness of the protective film and the implantation conditions for ln ions were set as above because the concentration distribution when implanting indium ions is slightly inward from the surface, as shown in Figure 2. This is because the concentration reaches its maximum at a certain point and gradually decreases deeper than that, and by setting various conditions as described above, it is possible to achieve the highest concentration at the surface.
また、上記のようにして得られたＭＥＳＦＥＴは、オー
ミック電極（７）を形成するために合金化処理を全く行
なっていないので、組成のばらつき、表面の不均一等を
確実に防止し、その後の配線作業を簡素化することがで
き、ひいては多層配線をも簡単に、かつ信頼性が高い状
態で行なうことができる。In addition, since the MESFET obtained as described above is not subjected to any alloying treatment to form the ohmic electrode (7), it is possible to reliably prevent compositional variations, surface non-uniformity, etc. Wiring work can be simplified, and multilayer wiring can be easily and highly reliable.
第３図Ａ〜Ｆはこの発明のショットキゲート電界効果ト
ランジスタを製造する工程の他の実施例を示す図である
。FIGS. 3A to 3F are diagrams showing other embodiments of the process for manufacturing the Schottky gate field effect transistor of the present invention.
先ず、公知の方法で動作層（１３’）が形成されたＧａ
Ａｓ基板（１１）の表面にショットキゲート電極とな
り得る金属（１６’＞ （例えばＷＳｉ等）を形成し、
フォトレジスト（１４）をマスクとしてイオンエツチン
グ等を行なうことにより、不要部分の金属を除去する。First, a Ga active layer (13') was formed using a known method.
A metal (16'> (for example, WSi, etc.) that can become a Schottky gate electrode is formed on the surface of the As substrate (11),
By performing ion etching or the like using the photoresist (14) as a mask, unnecessary portions of metal are removed.
そして、第１図へに示すように、選択イオン注入法によ
り不純物となり得るイオン（例えばＳｉ＋）を打込み、
高濃度不純物層となり得る層（１３’）を形成する。尚
、上記金属（１６’）は、ショットキゲート電極長より
もやや長く形成することにより、後述するＩｎ蒸着層（
１３）がシヨツー・キグート電極（１６）と接触するこ
とを防止している。Then, as shown in FIG. 1, ions that can become impurities (for example, Si+) are implanted by selective ion implantation.
A layer (13') that can become a high concentration impurity layer is formed. Note that by forming the metal (16') slightly longer than the Schottky gate electrode length, the In vapor deposition layer (16') described later can be formed.
13) is prevented from coming into contact with the short-cut electrode (16).
次いで、同図８に示すように、上記金ｒｒＡ（１６’）
、およびフォトレジスト（１４）をマスクとしてＩｎを
所定厚み（例えば３００八程度）に蒸着し、同図Ｃに示
すように上記金属（１６’）をサイドエッチすることに
より、ｉｎ蒸Ｗｌｌ（１３）からやや離れた状態でショ
ットキゲート電極（１６）を形成し、同図りに示すよう
に、上記ショットキゲート電極（１６）の上に残留する
フォトレジスト（１４）を除去する。Next, as shown in FIG. 8, the gold rrA (16')
, and the photoresist (14) as a mask, In is vapor-deposited to a predetermined thickness (for example, about 300 mm), and the metal (16') is side-etched as shown in FIG. A Schottky gate electrode (16) is formed at a slight distance from the Schottky gate electrode (16), and as shown in the figure, the photoresist (14) remaining on the Schottky gate electrode (16) is removed.
その後、同図Ｅに示すように、保護膜（１２）として例
えばＳｉＮ等（図示せず）をプラズマＣＶＤ法により所
定厚み（例えば、０．３〜０．５μｍ）たけ形成した後
、例えばＮ２ガス中８００℃で２０分間アニールするこ
とにより、Ｉｎを拡散させてｉｎ Ｑａ （１−Ｘ）
Ａｓ層（１５）を形成するとともに、打込まれた不純
物イオンを活性化して高濃度不純物層（１３″′）を形
成づ゛る。Thereafter, as shown in FIG. By annealing at 800°C for 20 minutes in a medium temperature, In is diffused and in Qa (1-X)
While forming the As layer (15), the implanted impurity ions are activated to form a highly concentrated impurity layer (13'').
゛その後、同図Ｆに示すように、上記保護膜（１２）を
除去し、ソース電極領域、ドレイン電極領域を通常のフ
ォトリングラフィ技術によりパターニングし、ＧａＡｓ
とオーミック接触を有する金属材料（例えばＡｌｌ Ｑ
ｅ 、Ｔｉ ／Ｐｔ ／Ａｕ等）を従来公知の方法によ
りＭ！し、リフトオフ法により不必要な領域の金属材料
を除去することにより、オーミック電極（１７）として
のソース電極、およびドレイン電極を形成することがで
きる。゛Then, as shown in FIG.
Metal materials with ohmic contact (e.g. All Q
e, Ti/Pt/Au, etc.) by a conventionally known method. However, by removing the metal material in unnecessary regions by a lift-off method, a source electrode and a drain electrode as the ohmic electrode (17) can be formed.
そして、上記の工程により得られたＭＥＳＦＥＴにおい
ては、上記第１図の工程により得られたＭＥＳＦＥＴと
同様に、高濃度不純物領域としてのＩｎ Ｇａ （１
−ｘ） Ａｓ層（１５）が、Ｇａ Ａｓ Ｗ＝板内部か
ら表面に向かってＩｎ組成が次第に大きくなる状態であ
り、Ｑａ ＡＳよりも禁制帯幅が小さくなっているので
、合金化処理を行なうことなく金属材料とのオーミック
接触をとることができる。In the MESFET obtained by the above process, InGa (1
-x) The As layer (15) is in a state where the In composition gradually increases from the inside of the GaAs W=plate toward the surface, and the forbidden band width is smaller than that of Qa AS, so alloying treatment is performed. It is possible to make ohmic contact with metal materials without any interference.
また、ソース抵抗、およびドレイン抵抗を小さくするこ
ともできる。Furthermore, source resistance and drain resistance can also be reduced.
尚、Ｉｎ蒸着層（１３）の厚みを充分に大きくすれば、
表面はＩｎ Ｇａ （１−ｘ） Ａｓではなく、Ｉｎ
のままになるので、そのままオーミック電極（１７）と
して使用することができる。但し、ｌｎは融点が約１６
０℃程度であり、比較的低いのであるから、余り高温の
雰囲気中で使用される場合には不適当であるが、比較的
定温の雰囲気中で使用される場合には充分に実用化可能
である。In addition, if the thickness of the In vapor deposition layer (13) is made sufficiently large,
The surface is not InGa(1-x)As but In
Since it remains as it is, it can be used as it is as an ohmic electrode (17). However, ln has a melting point of approximately 16
The temperature is about 0℃, which is relatively low, so it is unsuitable when used in an extremely high temperature atmosphere, but it is fully practical when used in a relatively constant temperature atmosphere. be.
また、上記のようにして１？７られたＭＥＳＦＥＴも、
オーミック電極（１７）を形成するために合金化処理を
全く行なっていないので、組成のばらつき、表面の不均
一等を確実に防止し、その後の配線作業を簡素化するこ
とができ、ひいては多層配線をも簡単に、かつ信頼性が
高い状態で行なうことができる。In addition, the MESFET that was 1 to 7 as described above,
Since no alloying treatment is performed to form the ohmic electrode (17), it is possible to reliably prevent compositional variations and surface non-uniformity, simplify the subsequent wiring work, and even facilitate multilayer wiring. can be performed easily and with high reliability.
〈発明の効果〉
以上のようにこの発明は、ショットキゲート電界効果ト
ランジスタのソース電極、およびドレイン電極が、合金
化処理を全く行なうことなく形成されたオーミック電極
であるから、オーミック電極のばらつきを解消すること
ができるとともに、表面を均一化することができ、配線
パターンの形成を簡単に行なうことができるとともに、
配線パターンの断線等を効果的に防止することができ、
さらには、製造のための工程を簡素化することができる
という特有の効果を奏する。<Effects of the Invention> As described above, in this invention, the source electrode and drain electrode of a Schottky gate field effect transistor are ohmic electrodes formed without performing any alloying process, so variations in ohmic electrodes can be eliminated. In addition, the surface can be made uniform, wiring patterns can be easily formed, and
It can effectively prevent wire patterns from breaking, etc.
Furthermore, it has the unique effect of simplifying the manufacturing process.
【図面の簡単な説明】
第１図はこの発明の半導体装置の製造方法を説明する図
、
第２図は注入された）ｎの濃度分布を説明する図、
第３図はこの発明の半導体装置の製造方法の他の実施例
を説明する図、
第４図は従来方法を説明する図。
（１］（１１）−Ｇａ ＡＳ基板、
（５］（１５）・・・高濃度不純物領域としてのＩｎｘ
Ｇａ （１−、）ＡＳ層、
＋６１（１６）・・・ショットキゲート電極、＋７１（
１７）・・・オーミック電極
第２図
第４図[BRIEF DESCRIPTION OF THE DRAWINGS] Fig. 1 is a diagram illustrating the method for manufacturing a semiconductor device of the present invention, Fig. 2 is a diagram illustrating the concentration distribution of implanted n, and Fig. 3 is a diagram illustrating the semiconductor device of the present invention. FIG. 4 is a diagram illustrating a conventional method. (1] (11) - Ga AS substrate, (5] (15)... Inx as a high concentration impurity region
Ga (1-,)AS layer, +61(16)... Schottky gate electrode, +71(
17)...Ohmic electrode Figure 2 Figure 4
Claims (1)
し、Ｉｎ＿ｘＧａ＿（＿１＿−＿ｘ＿）Ａｓ層の表面に
オーミック電極が形成してあることを特徴とす るショットキゲート電界効果トランジス タ。 ２、オーミック電極がノンアロイコンタク トで形成されている上記特許請求の範囲 第１項記載のショットキゲート電界効果 トランジスタ。 ３、オーミック電極がＩｎ＿ｘＧａ＿（＿１＿−＿ｘ＿
）Ａｓ層の上のＩｎ層である上記特許請求 の範囲第１項記載のショットキゲート電 界効果トランジスタ。[Claims] 1. A Schottky gate electrode is formed at a predetermined position on a semi-insulating substrate made of GaAs, and an In composition is formed from the inside of the GaAs substrate toward the surface up to a position close to the Schottky gate electrode. A Schottky gate field effect transistor characterized in that an In_xGa_(_1_-_x_)As layer is formed which gradually becomes larger, and an ohmic electrode is formed on the surface of the In_xGa_(_1_-_x_)As layer. 2. The Schottky gate field effect transistor according to claim 1, wherein the ohmic electrode is formed of a non-alloy contact. 3. The ohmic electrode is In_xGa_(_1_-_x_
) The Schottky gate field effect transistor according to claim 1, wherein the Schottky gate field effect transistor is an In layer on an As layer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18029886A JPS6336579A (en) | 1986-07-30 | 1986-07-30 | Schottky-gate field effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18029886A JPS6336579A (en) | 1986-07-30 | 1986-07-30 | Schottky-gate field effect transistor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6336579A true JPS6336579A (en) | 1988-02-17 |
Family
ID=16080761
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18029886A Pending JPS6336579A (en) | 1986-07-30 | 1986-07-30 | Schottky-gate field effect transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6336579A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0239717A (en) * | 1988-07-29 | 1990-02-08 | Nec Corp | Circulation type digital filter |
| JPH0546168A (en) * | 1990-11-01 | 1993-02-26 | Internatl Business Mach Corp <Ibm> | Method of applying filter to output from digital -filter and digital-music-synthesizer in midi synthesizer |
| JP2010192771A (en) * | 2009-02-19 | 2010-09-02 | Fujitsu Ltd | Compound semiconductor device and manufacturing method thereof |
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-
1986
- 1986-07-30 JP JP18029886A patent/JPS6336579A/en active Pending
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