JPS59161026A - エツチング方法 - Google Patents

エツチング方法

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Publication number
JPS59161026A
JPS59161026A JP58034548A JP3454883A JPS59161026A JP S59161026 A JPS59161026 A JP S59161026A JP 58034548 A JP58034548 A JP 58034548A JP 3454883 A JP3454883 A JP 3454883A JP S59161026 A JPS59161026 A JP S59161026A
Authority
JP
Japan
Prior art keywords
etching
film
etched
silicon oxide
mask
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP58034548A
Other languages
English (en)
Inventor
Yoshimichi Hirobe
広部 嘉道
Kazuya Kadota
和也 門田
Maki Nagao
真樹 長尾
Tomio Nakazawa
中沢 富夫
Fumiyoshi Sato
佐藤 文良
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
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Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP58034548A priority Critical patent/JPS59161026A/ja
Publication of JPS59161026A publication Critical patent/JPS59161026A/ja
Pending legal-status Critical Current

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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26

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  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明はホ) +3ソグラフイ技術に関し、特に微細パ
ターンの形成に有効な工、ッチング方法に関するもので
ある。
〔背景技術〕
一般に半導体装置の回路パターンは所謂ホ) l)ソグ
ラフィ技術によ多形成しているが、近年ではパターンの
寸法が益々小さくなシ集積密度が増大する傾向にある。
このため、エツチング技術として微細なパターンの加工
に適しているドライエツチング技術が用いられる傾向に
ある。
ところが、このドライエツチング技術を用いてパターン
の加工を行った場合には、次のような問題を生ずること
が、本願出願人によって明らかになった。すなわち、第
1図に示すように、シリコン牛導体基板4上の被エツチ
膜5のエツチング部6の形状は基板に対して略垂直な形
状となる。微  ′細なパターンのエツチング部6に比
べ被エツチ膜5の膜厚が大きく、その段差部の形状が垂
直であるため、配線用のアルミニウム膜7¥1−被着し
ても、所謂段切れが生じ、断線してしまい易い。
この問題全解決するため、本願出願人によって、ホトレ
ジスト膜をマスクとして被エツチ膜を岬方性エツチング
し、更に引き続いて異方性エツチングする技術が開発さ
れている。す力わち、第2図に示すように、基板1上の
被エッチ膜2上に形成したその断面形状が台形若しくは
略垂直な側壁1有する矩形構造のホトレジスト膜3全マ
スクとして、上述の2段階のエツチングが施される。こ
の技術によれば、エツチングされに被エツチ膜2の縁部
は、同図のように、ホトレジスト膜3の端部A点を中心
とした半径ADの円弧面DOBとなシ、かつA点の直下
に位置し7’CB点から垂直下方に向かう面と々ってい
る。換言すれば深さABが傾刺部の距離ADに等しくガ
っている。
しかしながら、このエツチングでは、傾剰部の距離AD
が小セ<、例えば膜厚が500OAの膜を工、ツチング
する場合に膜厚の80%(即ち4000X)全等方性エ
ツチングしても傾例部は4000Aでしか力い。この場
合、被エツチ膜が加工精度が贋求されるポリシリコン膜
である場合、等方性エツチングの量を大きくすることは
加工精度會悪くすることに々るので、前述の80%の等
方性エツチングは好ましいことではない。
また、厚い絶縁膜、例えば8000Aの厚い膜をエツチ
ングする際に50%の等方性エツチングを折力っても傾
引部は4oooXと少なく、このため、工、ソチングに
て形成した穴上に配線用のアルミニウム膜を被着しても
、穴の端部が急峻すぎ所謂段切れが生じてアルミニウム
膜の断線を生じることがある。このことから、従来のホ
トリソグラフィ技術では、微細パターン化の障害が生じ
ておシ、VSL工の製造歩留の低下の原因と彦っている
ことが本発明渚によって明らかとされた。
〔発明の目的〕
本発明の目的はパターンの微細化を達成する一方で充分
力傾剰部の長さを有するエツチングを可能とし、これに
よシエ、ソチングされたパターン上に被着された膜の被
着富を向上して製品の信頼性の向上と製造歩留の向上全
達成できるエツチング技術全提供することにおる。
本発明の前記ならびにそのほかの目的と新規な%徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。
〔発明の概要〕
本願において開示される発明のうち代表的な屯のの概要
を簡単に説明すれば、下記のとおシである。
すなわち、ホトレジストにて形成するマスクの端面をひ
さし状に形成し、これを用いて等方性エツチングと異方
性エツチングで連続処理することによシ、等方性エツチ
ングによる傾剰部の実儒的な寸法の増大を図って前記目
的全達成する本のである。
〔実施例1〕 第3図は本発明の一実施例を示し、半導体基板10の主
面に形成したシリコン酸化膜11を所要のパターンにエ
ツチングする例である。先ず同図(A)のように半導体
基板10の主面のシリコン酸化膜tt上にホトレジスト
膜12を形成し、ホトマスク13を用いて常法のホトリ
ソグラフィ工程を折力う。このとき、ホトレジスト12
には光吸収性のよいネガ型ホトレジストを用い、マスク
として残す部分のみ感光させる。このホトレジストには
、例えば日立化成■のRD200ONが好適である。こ
のホトレジスト12の性質により、パターニングされた
ホトレジスト膜12Aは、同図(B)のように光吸収の
大きな上部相幅寸法が大となり、逆台形の断面形状とさ
れる。換言すれば、マスクの端面(側面)が垂直ではな
く上方に張9出したひさし状とされる。
次いで、このマスク全周いて、シリコン酸化膜11を等
方性エツチングすれば、同図(0)のように、ホトレジ
スト膜12Aの端部A’ ?中心に略円形に進行するよ
うにエツチングされλ。そして、例えば50%の厚さの
エツチングが完了され穴時点で異方性エツチングに切換
えれば、今度はホトレジスト膜12Aの上側端部■を基
準にしてシリコン酸化膜11がエツチングされ、′結果
として同図中)の形状にエツチングが完成される。等方
性エツチングにはウェットエツチングやドライエツチン
グのプラズマエツチング等が利用され、異方性エッチン
グにはドライエツチングのスパッタエツチングやイオン
ビームエツチング等が利用される。例えば、本例では等
方性エツチングはバレル型プラズマエツチング装置内に
てOF4+02ガスプラズマを使用し、異方性エツチン
グは反応性スバ、り(イオン)エツチング装置内におい
て0HF3ガスを使用して行なっている。
以上のようにしてエツチングされたシリコン酸化膜11
は、同図中)のように、傾臼部は距離GA’+ A’ 
D’なる長さとなシ、従来のADに比較してひさしの張
シ出し長さGA’に相当するだけ大きくなる。したがっ
て、等方性エツチングの割合を50%に押えても従来の
80%の場合よりも何州部1ta’i大きくでき、何州
部1taを緩やかな面形状にできる。これによシ、第2
図のようにアルミニウム膜7全形成しても段切れが発生
することはなく、製品の信頼性を向上できる。f7t、
等方性エツチングの割合を小さくできるので、微細パタ
ーンの形成に有効である。
〔実施例2〕 第4図は本発明の他の実施例である。本例では半導体基
板10上のシリコン酸化膜11をエツチングする場合、
先ず同図(A)のようにシリコン酸化膜lt上にポリシ
リコン膜14を適宜厚さに形成し、その上にホトレジス
ト膜15を形成し、次いで常法により同図(ト))のよ
うにホトレジスト膜15を所定の形状にパターニングす
る。次いで、このホトレジスト膜15をマスクとしてポ
リシリコン膜14をエツチングするが、このときポリシ
リコン膜をオーバエ、ソチングすることによシ、同図(
0)のようにポリシリコン膜140両端からホトレジス
ト膜15が上方に張シ出し穴形状、即ちひさし状に形成
される。そして、このポリシリコン膜14とホトフシス
ト膜15Xi+−一体としてマスクとし、等方性エツチ
ング、異方性エツチングの順で連続して工、ソチングを
行なうことによシ、同図Φ)のようにシリコン酸化膜l
l全工、ソチングすることができる。このエツチングに
よっても、何州部ttaの長さ′t−GA’ + A’
 D’にでき、緩やかな傾きに形成できる。この場合、
ホトレジストは従来と同一のものでもよい。マ六、ポリ
シリコン以外の膜を利用してもよい。
〔効果〕
(1)エツチングのマスクの端面をひさし状とし、てい
るので、等方性エツチングの基準位置を異方性エツチン
グの基準位置よシも内方に設定でき、これにより何州部
の長さ全大きくして緩やか力ものにできる。
(2)何州部を長くかつ緩やかなものにすることによシ
、上層に薄膜を形成した場合にも所謂段切シの発生を防
止することができる。
(3)等方性エツチングを小さくしても何州部を緩やか
にできるので、微細パターンの形成を可能にする。
(4)ホトレジストに光吸収性のよいものを使用すれは
、従来と同一のプロセスで本発明全実現できる。
以上本発明渚によってなされた発明を実施例にもとすき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、2層ポリシリ
コンプロセス適用のMO8メモリで第1層ポリシリコン
に本発明を適用すれば、その上の第2層ポリシリコンゲ
ートの配線抵抗が低減できる。
〔利用分野〕
以上の説明では主として本発明渚によって力された発明
?その背景となった利用分野である半導体装置の製造に
適用し−fc場合について説明したが、それに限定され
るものでは力<、ホトリングラフィ工程を利用して工1
.チングを行なう技術であればその全てに適用できる。
【図面の簡単な説明】
第1図は先行技術の欠点に!明するための断面図、 第2図は他の先行技術?説明するための断面図、第3図
(A)〜O))は本発明技術の断面工程図、第4図(4
)〜ψ)は他の実施例の断面工程図である。 10・・・半導体基板、11・・・シリコン酸化膜、1
2・・・ホトレジスト、14・・・ポリシリコン、15
・・・ホトレジスト。 第  1  図 第  2  図 第  3 図 第  4  図

Claims (1)

  1. 【特許請求の範囲】 1、ホトリソグラフィ技術を利用し反エツチング方法に
    おいて、エツチングマスクの端面全下部よりも上方を張
    シ出したひさし状とし、等方性エツチング、異方性エツ
    チングの順で連続エツチングすることを特徴とするエツ
    チング方法。 2 エツチングマスクを逆台形の断面形状としてなる特
    許請求の範囲第1項記載の工4.チング方法。 3、 エツチングマスクを構成するホトレジストを光吸
    収性のよいネガレジストから形成して力る特許請求の範
    囲第2項記載のエツチング方法。 4、エツチングマスクを下地膜とその上のホトレジスト
    膜とで構成し、下地膜をオーバエツチングして彦る特許
    請求の範囲第1項記載のエツチング方法。
JP58034548A 1983-03-04 1983-03-04 エツチング方法 Pending JPS59161026A (ja)

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JP58034548A JPS59161026A (ja) 1983-03-04 1983-03-04 エツチング方法

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JP58034548A JPS59161026A (ja) 1983-03-04 1983-03-04 エツチング方法

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JPS59161026A true JPS59161026A (ja) 1984-09-11

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ID=12417359

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JP58034548A Pending JPS59161026A (ja) 1983-03-04 1983-03-04 エツチング方法

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2691162C1 (ru) * 2018-11-19 2019-06-11 Федеральное государственное автономное образовательное учреждение высшего образования "Национальный исследовательский университет "Московский институт электронной техники" Способ формирования глубокопрофилированных кремниевых структур

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2691162C1 (ru) * 2018-11-19 2019-06-11 Федеральное государственное автономное образовательное учреждение высшего образования "Национальный исследовательский университет "Московский институт электронной техники" Способ формирования глубокопрофилированных кремниевых структур

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