JPS59160893A - 読出し専用メモリ - Google Patents
読出し専用メモリInfo
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- JPS59160893A JPS59160893A JP58033207A JP3320783A JPS59160893A JP S59160893 A JPS59160893 A JP S59160893A JP 58033207 A JP58033207 A JP 58033207A JP 3320783 A JP3320783 A JP 3320783A JP S59160893 A JPS59160893 A JP S59160893A
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- memory cell
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- row selection
- memory
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- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は高集積度で高速な続出し専用メモリに関するも
のである。
のである。
技術の背景
従来、この種の挽出し専用メ七りは、第１囚に示すよう
に、ＮｘＮのマ）ＩＪソックス状配列されたＮ２個のメ
モリセルＭＣ，Ｎ本の縦列選択線７ｉ！ Ｌ ＋ ＋Ｒ
Ｌ２．・・・・・・、 ＲＬＮ％Ｎ＋１本の横行選択１
ｉｉｉｉＩＣＬ１＋ ＣＺ＋２１・・・・・・＋ ＣＬ
Ｎｒ ＣＬｒ１＋１、縦列選択回路Ｒ８％横行選択回路
ＣＳ、データ＠ＤＡ、データ出力回路ＤＯおよび第１図
には図示しないアドレス入力回路等で構成されてお９、
縦列選択ｌ１ｌｉ！ＲＬ Ｈｒ ＲＬ ２ ｒ・・・・
・・、 ＲＬＮは縦列選択回路Ｒ８１ｌＣ＊絖され、横
行選択線ＣＬ、 。
に、ＮｘＮのマ）ＩＪソックス状配列されたＮ２個のメ
モリセルＭＣ，Ｎ本の縦列選択線７ｉ！ Ｌ ＋ ＋Ｒ
Ｌ２．・・・・・・、 ＲＬＮ％Ｎ＋１本の横行選択１
ｉｉｉｉＩＣＬ１＋ ＣＺ＋２１・・・・・・＋ ＣＬ
Ｎｒ ＣＬｒ１＋１、縦列選択回路Ｒ８％横行選択回路
ＣＳ、データ＠ＤＡ、データ出力回路ＤＯおよび第１図
には図示しないアドレス入力回路等で構成されてお９、
縦列選択ｌ１ｌｉ！ＲＬ Ｈｒ ＲＬ ２ ｒ・・・・
・・、 ＲＬＮは縦列選択回路Ｒ８１ｌＣ＊絖され、横
行選択線ＣＬ、 。
ＣＬ、 、・・・・・・＋ ＣＬ、ｘ 拡横行選択回路
ＣＳに接続され。
ＣＳに接続され。
Ｎ個のメモリセルＭＣのうち第ｊ縦列、第ｉ横行に属す
メモリセルＭＣの第１の端子Ｔ１はＣＬｉに接続さ°れ
、第２の端子Ｔ２はＣＬｉ＋１に接続され、第３の端子
Ｔ３はＲＬｊに接続され、横行選択回路Ｃ８とテータ出
力回路ＤＯはデータ線ＤＡによって接続されている。各
々のメモリセルＭＣは「ｏ」及び［月で表わされる２値
論理情報を記憶してお）、「０」を記憶したメモリセル
ＭＣは第２図に示すように、１個のＮチャイル形電界効
果トランジスタで構成されておシ、ソース及びドレイン
を端子Ｔ１゜Ｔ２に接続し、ゲートは端子Ｔ５に接続さ
れている。
メモリセルＭＣの第１の端子Ｔ１はＣＬｉに接続さ°れ
、第２の端子Ｔ２はＣＬｉ＋１に接続され、第３の端子
Ｔ３はＲＬｊに接続され、横行選択回路Ｃ８とテータ出
力回路ＤＯはデータ線ＤＡによって接続されている。各
々のメモリセルＭＣは「ｏ」及び［月で表わされる２値
論理情報を記憶してお）、「０」を記憶したメモリセル
ＭＣは第２図に示すように、１個のＮチャイル形電界効
果トランジスタで構成されておシ、ソース及びドレイン
を端子Ｔ１゜Ｔ２に接続し、ゲートは端子Ｔ５に接続さ
れている。
一方、［月を記憶したメモリセルＭＣは第３図に示すよ
うに各端子Ｔ１．Ｔ２．Ｔ５は一放端となシ、素子が接
続されていない。
うに各端子Ｔ１．Ｔ２．Ｔ５は一放端となシ、素子が接
続されていない。
従来の読出し専用メモリの動作を次に説明する。
情報読出しに先だって各々の縦列選択線は低電位に設定
され、各々の横行選択線は高電位にプリチャージされて
おシ、次に外部から与えられるアドレス入力信号に応じ
て、縦列選択回路ＲＥは縦列選択線ＲＬ、 、 ＲＬ２
．曲・・ＲＬＮのうちの１本（ＲＬｊとする）を高電位
にし、他は低電位のｉまに保たれ、横行選択回路ＣＳは
プリチャージされた横行選択線ＣＬ、 、 ＣＬ２．・
・・・・・ＣＺ、Ｎのうちの１本（ＣＬｉとする）を低
電圧に設定し、それに隣接する横行選択線ＣＬｉ十、を
データ線ＤＡに電気的に接続する。上記の動作によシ、
第ｊ縦列、第ｉ横行に属すメモリセルＭＣが選択され、
その記憶情報に応じてデータ線ＤＡが低電位（「０」に
対応）又は高電位（「１」に対応）に設定される。なぜ
ならば上記選択されたメモリセルＭＣの端子Ｔ１は横行
選択線ＣＬｉに。
され、各々の横行選択線は高電位にプリチャージされて
おシ、次に外部から与えられるアドレス入力信号に応じ
て、縦列選択回路ＲＥは縦列選択線ＲＬ、 、 ＲＬ２
．曲・・ＲＬＮのうちの１本（ＲＬｊとする）を高電位
にし、他は低電位のｉまに保たれ、横行選択回路ＣＳは
プリチャージされた横行選択線ＣＬ、 、 ＣＬ２．・
・・・・・ＣＺ、Ｎのうちの１本（ＣＬｉとする）を低
電圧に設定し、それに隣接する横行選択線ＣＬｉ十、を
データ線ＤＡに電気的に接続する。上記の動作によシ、
第ｊ縦列、第ｉ横行に属すメモリセルＭＣが選択され、
その記憶情報に応じてデータ線ＤＡが低電位（「０」に
対応）又は高電位（「１」に対応）に設定される。なぜ
ならば上記選択されたメモリセルＭＣの端子Ｔ１は横行
選択線ＣＬｉに。
端子Ｔ６は縦列選択線ＲＬｊに、端子Ｔ２は横行選択線
ＣＬｔ＋＋にそれぞれ接続されてお９、もし該メモリセ
ルＭＣが「０」を記憶していれば、Ｔ５が高電位に設定
されているので横行選択線ＣＬｉ＋＋のプリチャージさ
れた正電荷が横行選択線ＣＬｉへ放電され、横行選択線
ＣＬｉ＋＋及びそれに接続されたデータ線ＤＡが低電位
に設定される。
ＣＬｔ＋＋にそれぞれ接続されてお９、もし該メモリセ
ルＭＣが「０」を記憶していれば、Ｔ５が高電位に設定
されているので横行選択線ＣＬｉ＋＋のプリチャージさ
れた正電荷が横行選択線ＣＬｉへ放電され、横行選択線
ＣＬｉ＋＋及びそれに接続されたデータ線ＤＡが低電位
に設定される。
従来技術と問題点
従来の読出し専用メモリは、１個のメモリセルが記憶す
る情報が１ビツトでメル、同一半導体基板中に集積する
におして、集積度を一定限度以上高くすることができな
い。
る情報が１ビツトでメル、同一半導体基板中に集積する
におして、集積度を一定限度以上高くすることができな
い。
上記従来の読出し専用メモリの高集積度化への限界を打
破するだめの手段として、メモリセルを構成するトラン
ジスタの閾値電圧、利得定数を変えることによって１個
のメモリセルが１ビツト以上の情報量を記憶でさるよう
にした読出し専用メモリも考案されているが、この場合
、横行選択線が低電位に設定される速度によって読出し
情報の判定を行なわねはならず、高速度の読出しは不可
能となシ、回路動作の安定性にも問題が出てくる。
破するだめの手段として、メモリセルを構成するトラン
ジスタの閾値電圧、利得定数を変えることによって１個
のメモリセルが１ビツト以上の情報量を記憶でさるよう
にした読出し専用メモリも考案されているが、この場合
、横行選択線が低電位に設定される速度によって読出し
情報の判定を行なわねはならず、高速度の読出しは不可
能となシ、回路動作の安定性にも問題が出てくる。
発明の目的
本発明は上記従来の欠点を除去するため、メモリセルの
導電特性に方向性を持たせることによって、１メモリセ
ルに２ビツト以上の情報量を記憶させ、高集積匿・高速
度・高動作安定性を有する読出し専用メモリを提供する
ものでう多、以下詳細に説明する。
導電特性に方向性を持たせることによって、１メモリセ
ルに２ビツト以上の情報量を記憶させ、高集積匿・高速
度・高動作安定性を有する読出し専用メモリを提供する
ものでう多、以下詳細に説明する。
発明の実施例 。
本発明の纂１の実施例の構成を第４図に示す。
第１の実施例は、第１図に示した横行選択回路Ｃ８が他
の構成の横行選択回路ｃｓ’に置き換えられ、メモリセ
ルＭＣが他の構成のメモリセルＭＣ’に置き換えられて
いる以外は第１図の従来の読出し専用メモリと同じ構成
である。第１の実施例のメモリセルＭＣ’には２ビツト
の情報が記憶されておシ、記憶情報によって４つの状態
をとシ得る構成となっている。上記４つの状態とは、記
憶情報が「００」の場合、従来例の「０」記憶メモリセ
ルと同じで第２図に示された構成でラシ、記憶情報が「
１１」の場合、従来例の［月記憶メモリセルと同じで第
３図に示された構成で１凱記憶情報が「０１」の場合は
第５図に示すように互に直列接続されたＮチャネル形電
界効釆トランジスタとダイオードを端子７’１．Ｔ２間
に接続し該トランジスタのゲートを端子Ｔ５に接続した
構成でめシ、記憶情報が「１０」の場合は第６図に示す
ように、上記記憶情報が「０月の場合のメモリセルのダ
イオードの接続を逆にした構成でろる。横行選択回路Ｃ
８′の内部の構成を第７図に示す。横行選択回路ｃｓ’
内には複数のＮチャネル形電界効果トランジスタ及び横
行デコーダＣＤを含んでおシ、横行デコーダＣＤはアド
レス入力信号（図示せず）を入力しそれに応じて２Ｎ個
（たソし２Ｎ以後は循環的に機能する。）の出力端子Ｓ
＋ｒＳ２＋・・・・・・＋ｓ２Ｎのうち１個を高電位に
するデコーダで６９、たとえばメモリセルＭＣ’の第１
の端子Ｔ１を接続した横行選択線ＣＬｊにはゲートにプ
リチャージ信号りを与えられた第１ＯＮチヤネル電界効
果トランジスタＴＲ１を通して高電位直流電源ＶＤＤが
接続されておシ、さらに横行選択線ＣＬｉはゲートに第
１の出力端子Ｓ２ｉを接続し知第２のＡ’ ｆ ＊坏ル
電界効果トランジスタＴＲ２を通して低電位に接地され
ておシ、さらに横行選択線ＣＬ（はゲートに第２の出力
端子５２（ｊ−１）−＋ ｋ接続した第６ＯＮチヤネル
電界効来トランジスタＴＲ５’（通して低電位に接地ぢ
れておシ、さらに横行選択線ＣＬｔとデータｗＤＡとは
２つの第４および第５ＯＮチヤネルを界効果トランジス
タＴＲ４゜ＴＲ５ｆ通して接続δれており、上記第４の
トランジスタＴＲ４のゲートには第３の出力端子５ｚ（
ｔ−＋）が、他方の第５のトランジスタＴＲ５のゲート
には第４の出力端子５２ｉ−＋がそれぞれ接続されてい
る。
の構成の横行選択回路ｃｓ’に置き換えられ、メモリセ
ルＭＣが他の構成のメモリセルＭＣ’に置き換えられて
いる以外は第１図の従来の読出し専用メモリと同じ構成
である。第１の実施例のメモリセルＭＣ’には２ビツト
の情報が記憶されておシ、記憶情報によって４つの状態
をとシ得る構成となっている。上記４つの状態とは、記
憶情報が「００」の場合、従来例の「０」記憶メモリセ
ルと同じで第２図に示された構成でラシ、記憶情報が「
１１」の場合、従来例の［月記憶メモリセルと同じで第
３図に示された構成で１凱記憶情報が「０１」の場合は
第５図に示すように互に直列接続されたＮチャネル形電
界効釆トランジスタとダイオードを端子７’１．Ｔ２間
に接続し該トランジスタのゲートを端子Ｔ５に接続した
構成でめシ、記憶情報が「１０」の場合は第６図に示す
ように、上記記憶情報が「０月の場合のメモリセルのダ
イオードの接続を逆にした構成でろる。横行選択回路Ｃ
８′の内部の構成を第７図に示す。横行選択回路ｃｓ’
内には複数のＮチャネル形電界効果トランジスタ及び横
行デコーダＣＤを含んでおシ、横行デコーダＣＤはアド
レス入力信号（図示せず）を入力しそれに応じて２Ｎ個
（たソし２Ｎ以後は循環的に機能する。）の出力端子Ｓ
＋ｒＳ２＋・・・・・・＋ｓ２Ｎのうち１個を高電位に
するデコーダで６９、たとえばメモリセルＭＣ’の第１
の端子Ｔ１を接続した横行選択線ＣＬｊにはゲートにプ
リチャージ信号りを与えられた第１ＯＮチヤネル電界効
果トランジスタＴＲ１を通して高電位直流電源ＶＤＤが
接続されておシ、さらに横行選択線ＣＬｉはゲートに第
１の出力端子Ｓ２ｉを接続し知第２のＡ’ ｆ ＊坏ル
電界効果トランジスタＴＲ２を通して低電位に接地され
ておシ、さらに横行選択線ＣＬ（はゲートに第２の出力
端子５２（ｊ−１）−＋ ｋ接続した第６ＯＮチヤネル
電界効来トランジスタＴＲ５’（通して低電位に接地ぢ
れておシ、さらに横行選択線ＣＬｔとデータｗＤＡとは
２つの第４および第５ＯＮチヤネルを界効果トランジス
タＴＲ４゜ＴＲ５ｆ通して接続δれており、上記第４の
トランジスタＴＲ４のゲートには第３の出力端子５ｚ（
ｔ−＋）が、他方の第５のトランジスタＴＲ５のゲート
には第４の出力端子５２ｉ−＋がそれぞれ接続されてい
る。
本発明の上記第１の実施例の動作を次に説明する。
仮に第ｊ番目の縦列選択線ＲＬｊが高電位にされ、各々
の横行選択線がプリチャージ信号φ、によって高電位に
設定された後、横行デコーダＣＤによシ出力端子５２ｔ
−＋が高電位に設定され他の横行デコーダＣＤの出力端
子Ｓ＋＋Ｓ２＋・・・・・・Ｓ２％−２＋ ８２ｊ、・
・・・・・８２Ｎが低電位に設定てれているとする。こ
こでｉ。
の横行選択線がプリチャージ信号φ、によって高電位に
設定された後、横行デコーダＣＤによシ出力端子５２ｔ
−＋が高電位に設定され他の横行デコーダＣＤの出力端
子Ｓ＋＋Ｓ２＋・・・・・・Ｓ２％−２＋ ８２ｊ、・
・・・・・８２Ｎが低電位に設定てれているとする。こ
こでｉ。
ｊともに１以上Ｎ以下の整数でるるとする。この場合出
力端子５２ｉ−＋がゲートに接続されている２つのトラ
ンジスタは導通状態となシ横行選択線ＣＬｉ＋、は低電
位に設定され、横行選択線ＣＬｉはデータ線ＤＡと電気
的に接続される。ここで、縦列ｊ、横行ｉに位置するメ
モリセルＭＣ’の記憶情報が「１０Ｊ（第６図の構成）
又は記憶情報が「００」（第２図の構成）の場合、横行
選択線ＣＬｉの正電荷が横行選択線ＣＬｉ＋１を通じて
接地へ放電され、横行選択線ＣＬｔは低電位に設定され
、データ線ＤＡも同時に低電位に設定され、データ線Ｄ
Ａには情報「０」が読出される。一方、縦列ｊ、横行ｉ
に位置する上記メモリセルＭＣ’の記憶情報が［０月（
第５図の構成）又は記憶情報が［１月 （第６図の構成
）の場合、横行選択線ＣＬｉの正電荷は放電されず、デ
ータ線ＤＡには情報「１」が読出される。
力端子５２ｉ−＋がゲートに接続されている２つのトラ
ンジスタは導通状態となシ横行選択線ＣＬｉ＋、は低電
位に設定され、横行選択線ＣＬｉはデータ線ＤＡと電気
的に接続される。ここで、縦列ｊ、横行ｉに位置するメ
モリセルＭＣ’の記憶情報が「１０Ｊ（第６図の構成）
又は記憶情報が「００」（第２図の構成）の場合、横行
選択線ＣＬｉの正電荷が横行選択線ＣＬｉ＋１を通じて
接地へ放電され、横行選択線ＣＬｔは低電位に設定され
、データ線ＤＡも同時に低電位に設定され、データ線Ｄ
Ａには情報「０」が読出される。一方、縦列ｊ、横行ｉ
に位置する上記メモリセルＭＣ’の記憶情報が［０月（
第５図の構成）又は記憶情報が［１月 （第６図の構成
）の場合、横行選択線ＣＬｉの正電荷は放電されず、デ
ータ線ＤＡには情報「１」が読出される。
仮に横行デコーダＣＤの出力端子Ｓ２ｉが高電位に設定
され、他の横行デコーダＣＤの出力端子が低電位のまま
に設定されている場合を考える。この場合横行選択線Ｃ
Ｌｉは低電位に設定され、横行選択線ＣＬｉ＋＋はデー
タ線ＤＡと電気的に接続される。
され、他の横行デコーダＣＤの出力端子が低電位のまま
に設定されている場合を考える。この場合横行選択線Ｃ
Ｌｉは低電位に設定され、横行選択線ＣＬｉ＋＋はデー
タ線ＤＡと電気的に接続される。
ここで縦列ｊ、横行（に位置するメモリセルＭＣ’の記
憶情報が［０り又は［０月の場合、横行選択ｋＣＬ４＋
＋の正電荷が横行選択線ＣＬｉを通して放電され、デー
タ線ＤＡは低電位に設定され、情報「０」が続出され、
上記メモリセルＭＣ’の記憶情報がｌ−１１Ｊ又は「１
０」の場合、横行選択線・ＣＬ ｊ＋＋の正電荷は放電
されず、データ線ＤＡには情報［月が読出される。この
ように、本読出し専用メモリの構成によれは、選択され
たメモリセルは２ビツトの情報を記憶して２シ、続出し
方法によって２ビツトのうちの一方を容易に選択読出し
することができる。また、読出しは放電が起こるか起こ
らないかの観測によシ、放電時定数の大小に依っていな
いので動作は本質的に高速でラル、安定である。
憶情報が［０り又は［０月の場合、横行選択ｋＣＬ４＋
＋の正電荷が横行選択線ＣＬｉを通して放電され、デー
タ線ＤＡは低電位に設定され、情報「０」が続出され、
上記メモリセルＭＣ’の記憶情報がｌ−１１Ｊ又は「１
０」の場合、横行選択線・ＣＬ ｊ＋＋の正電荷は放電
されず、データ線ＤＡには情報［月が読出される。この
ように、本読出し専用メモリの構成によれは、選択され
たメモリセルは２ビツトの情報を記憶して２シ、続出し
方法によって２ビツトのうちの一方を容易に選択読出し
することができる。また、読出しは放電が起こるか起こ
らないかの観測によシ、放電時定数の大小に依っていな
いので動作は本質的に高速でラル、安定である。
上記第１の実施例において横行選択回路ｃｓ’はアドレ
ス入力信号に応じて横行選択線の一本を低電位にし、そ
の隣接する他の１本をデータ線ＤＡに接続する構成でｂ
つだが、低電位に設定される横行選択線に隣接する２本
の横行選択線の情報を出力する手段を付与することによ
シ、２ビツトの同時読出しを行なうことができる。
ス入力信号に応じて横行選択線の一本を低電位にし、そ
の隣接する他の１本をデータ線ＤＡに接続する構成でｂ
つだが、低電位に設定される横行選択線に隣接する２本
の横行選択線の情報を出力する手段を付与することによ
シ、２ビツトの同時読出しを行なうことができる。
上記、第一の実施例において、メモリセルＭＣ’に含ま
れふ電界効果トランジスタの閾値電圧、チャネル長、チ
ャネル幅を変えてメモリセルＭＣ’の種類ヲ増やすこと
によシ、１メモリセル２ビツトを越える情報量を記憶す
るメモリセルを実現できる。
れふ電界効果トランジスタの閾値電圧、チャネル長、チ
ャネル幅を変えてメモリセルＭＣ’の種類ヲ増やすこと
によシ、１メモリセル２ビツトを越える情報量を記憶す
るメモリセルを実現できる。
上記第１の実施例において、メモリセルＭＣ’は第２図
、第３図、第５図、第６図の４種の構造のうちの一つが
記憶情報によル選択されるが、メモリセルの構造は第８
図に示すように互に逆方向の２つのダイオードの間に電
界効果トランジスタを直列に接続し、該ダイオードのう
ちの一方のアノードを端子Ｔ１に、他のダイオードのア
ノードを端子Ｔ２に、該トランジスタのゲートを端子Ｔ
３に接続したメモリセルを基本とし、この基本メモリセ
ルをそのまま使えば記憶情報「１１」を記憶し、端子Ｔ
２に接続されたダイオードの両端子間を短絡すれは［０
月を記憶し、端子Ｔ１に接続されたダイオードの両端子
間を短絡すれは「１０」を記憶し、両方のダイオードの
両端子間を短絡すれば「００」を記憶するとして第８図
のダイオードの両端子間め接続によシ情報を記憶させる
ようにしてもよい。
、第３図、第５図、第６図の４種の構造のうちの一つが
記憶情報によル選択されるが、メモリセルの構造は第８
図に示すように互に逆方向の２つのダイオードの間に電
界効果トランジスタを直列に接続し、該ダイオードのう
ちの一方のアノードを端子Ｔ１に、他のダイオードのア
ノードを端子Ｔ２に、該トランジスタのゲートを端子Ｔ
３に接続したメモリセルを基本とし、この基本メモリセ
ルをそのまま使えば記憶情報「１１」を記憶し、端子Ｔ
２に接続されたダイオードの両端子間を短絡すれは［０
月を記憶し、端子Ｔ１に接続されたダイオードの両端子
間を短絡すれは「１０」を記憶し、両方のダイオードの
両端子間を短絡すれば「００」を記憶するとして第８図
のダイオードの両端子間め接続によシ情報を記憶させる
ようにしてもよい。
上記実施例は、メモリセルをトランジスタ及びダイオー
ドで構成した例でるるか、導電特性に方向性を持つ電界
効果トランジスタを第５図又は第６図に示す「０月又は
「１０」を記憶するメモリセルに使用してもよい。この
ような方向性を持つ電界効果トランジスタとして、ＤＳ
Ａ （Ｄ４ｆｆｓｓｔｏ％ｇｏｌｆ−ａｌｉｇｓｅｄ
） ＭＯＳ ）ランジスタや第９図に示すように、チャ
ネル部とドレイン拡散層が離れているトランジスタを使
用することができる。第９図は方向性を持つ電界効果ト
ランジスタの１例の断面図でラシ、不純物濃度の比較的
低い半導体基板（１勺の表面部に比較的不純物濃度の高
い外形不純物層（％＋）を２個互いに分離して作成し、
その一方をソースＳ１他方をドレインＤとし、薄い絶縁
膜９１ｔ″介してソースＳ、ドレインＤの間の半導体表
面９０の上にゲー）Ｇｔ−設け、ゲートＧはソースＳの
上にオーバラップさせ、ゲートＧのドレインＤ側の端と
ドレインＤとの間は一定の距離りだけの間隔を持たせた
電界効果トランジスタである。
ドで構成した例でるるか、導電特性に方向性を持つ電界
効果トランジスタを第５図又は第６図に示す「０月又は
「１０」を記憶するメモリセルに使用してもよい。この
ような方向性を持つ電界効果トランジスタとして、ＤＳ
Ａ （Ｄ４ｆｆｓｓｔｏ％ｇｏｌｆ−ａｌｉｇｓｅｄ
） ＭＯＳ ）ランジスタや第９図に示すように、チャ
ネル部とドレイン拡散層が離れているトランジスタを使
用することができる。第９図は方向性を持つ電界効果ト
ランジスタの１例の断面図でラシ、不純物濃度の比較的
低い半導体基板（１勺の表面部に比較的不純物濃度の高
い外形不純物層（％＋）を２個互いに分離して作成し、
その一方をソースＳ１他方をドレインＤとし、薄い絶縁
膜９１ｔ″介してソースＳ、ドレインＤの間の半導体表
面９０の上にゲー）Ｇｔ−設け、ゲートＧはソースＳの
上にオーバラップさせ、ゲートＧのドレインＤ側の端と
ドレインＤとの間は一定の距離りだけの間隔を持たせた
電界効果トランジスタである。
この第９図の電界効果トランジスタのゲートＧが低電位
でめればソースＳ、ドレインＤの間は非導通であること
は通常のＭＯ８形電界効果トランジスタと同様でメジ、
ゲートＧ及びドレインＤが高電位、ソースＳが低電位に
でれるとゲートＧの下の半導体表面９０にチャネルが形
成され、ドレイ／ＤとゲートＧの端直下の長さＬの部分
には高電界がかかシ空乏層が出来、ソースＳとドレイン
Ｄの間は導通する。一方、ゲートＧ及びソースＳが高電
位、ドレインクが低電位の場合、ドレインＤからゲート
Ｇの端直下の部分まで、空乏層が形成されすく、非導通
となる。このように本構造のトランジスタは方向性の導
電特性を持つ。
でめればソースＳ、ドレインＤの間は非導通であること
は通常のＭＯ８形電界効果トランジスタと同様でメジ、
ゲートＧ及びドレインＤが高電位、ソースＳが低電位に
でれるとゲートＧの下の半導体表面９０にチャネルが形
成され、ドレイ／ＤとゲートＧの端直下の長さＬの部分
には高電界がかかシ空乏層が出来、ソースＳとドレイン
Ｄの間は導通する。一方、ゲートＧ及びソースＳが高電
位、ドレインクが低電位の場合、ドレインＤからゲート
Ｇの端直下の部分まで、空乏層が形成されすく、非導通
となる。このように本構造のトランジスタは方向性の導
電特性を持つ。
上記実施例はＮチャネルトランジスタを使ったが、Ｐチ
ャネルトランジスタを使っても極性が逆になるだけで全
く同じである。
ャネルトランジスタを使っても極性が逆になるだけで全
く同じである。
発明の詳細
な説明したように、本発明によれば１メモリセルに２ビ
ツト又はそれ以上の情報を記憶させることができ、高集
積度を達成することができる利点がらる。また、本発明
と同等の高集積をなし得る他の従来の読出し専用メモリ
に比較すれは、高速度・高安定度の読出しができ、速ｉ
アクセス時間でかつ高い信頼性を有する畔出し専用メモ
リを得ることができる。
ツト又はそれ以上の情報を記憶させることができ、高集
積度を達成することができる利点がらる。また、本発明
と同等の高集積をなし得る他の従来の読出し専用メモリ
に比較すれは、高速度・高安定度の読出しができ、速ｉ
アクセス時間でかつ高い信頼性を有する畔出し専用メモ
リを得ることができる。
第１図は従来の読出し専用メモリの構成図、第２図は第
１図の従来の読出し専用メモリで「０」を記憶するため
のメモリセルおよび第４図の本発明の第１の実施例で「
００」を記憶するためのメモリセルを表わす回路図、第
３図は第１図の従来の読出し専用メモリで「１」を記憶
するためのメモリセルおよび第４図の本発明の第１の実
施例で１月を記憶するためのメモリセルを表わす回路図
、第４図は本発明の第１の実施例の構成□図、第５図は
第４図の本発明の第１の実施例で１０１」を記憶するた
めのメモリセルの回路図、第６図は第４図の本発明の第
１の実施例で「１０」を記憶するためのメモリセルの回
路図、第７図は第４図の本発明の第１の実施例の横行選
択回路ｃｓ’の回路図の一部、第８図は本発明の他の実
施例で［１１＝’を記憶するためのメモリセルの回路図
、第９図は本発明の他の実施例の「０月又は「１０」を
記憶するメモリセルに使用される電界効果トランジスタ
の断面構造図で弗る。 ＭＣ、ＭＣ’・・・メモリセル、ｃｓ、ｃｓ’・・・横
行選択回路、ＤＡ・・・データ線、ＣＬ ＋ ＋ ＣＬ
２１・・・・・・、ＣＬ仁ＣＬｔ ＋＋ ＋・・・・
・・’ Ｌ Ｎ ＋ ＣＬ Ｎ＋ Ｉ・・・横行選択線
、ＲＬ＋＋ＲＬ２＋・・・・・・。 ＲＬＮ・・・縦列選択線、Ｒ８・・・縦列選択回路、Ｄ
Ｏ・・・データ出力回路、 ＴＩ、 Ｔ２． Ｔ５・・
・端子、ＣＤ・・・横行デコーダ、φ、・・・プリチャ
ージ信号、”ＤＤ・・・直流電源、ＩＳ＋ｌ ８２＋
’−’・ｒ ８２＜−＋＋ Ｓ２ｔ＊ ”＝ ８２Ｎ”
横行デコーダの出力端子、ＴＲ１，ＴＲ２，ＴＲ５，Ｔ
Ｒ４，ＴＲ５・・・Ｎチャネル電界効果トランジスタ、
Ｓ・・・ソース、Ｄ・・・ドレイン、Ｇ・・・ゲート、
９０・・・半導体表面、９１・・・絶縁膜 特許出願人 日本電信電話公社 代理人弁理士玉蟲久五部 （外３名） 第１図 第２図 茅３図 第４図 飴 ５ 図 第 ６ 図第７
図 第８図 第９図
１図の従来の読出し専用メモリで「０」を記憶するため
のメモリセルおよび第４図の本発明の第１の実施例で「
００」を記憶するためのメモリセルを表わす回路図、第
３図は第１図の従来の読出し専用メモリで「１」を記憶
するためのメモリセルおよび第４図の本発明の第１の実
施例で１月を記憶するためのメモリセルを表わす回路図
、第４図は本発明の第１の実施例の構成□図、第５図は
第４図の本発明の第１の実施例で１０１」を記憶するた
めのメモリセルの回路図、第６図は第４図の本発明の第
１の実施例で「１０」を記憶するためのメモリセルの回
路図、第７図は第４図の本発明の第１の実施例の横行選
択回路ｃｓ’の回路図の一部、第８図は本発明の他の実
施例で［１１＝’を記憶するためのメモリセルの回路図
、第９図は本発明の他の実施例の「０月又は「１０」を
記憶するメモリセルに使用される電界効果トランジスタ
の断面構造図で弗る。 ＭＣ、ＭＣ’・・・メモリセル、ｃｓ、ｃｓ’・・・横
行選択回路、ＤＡ・・・データ線、ＣＬ ＋ ＋ ＣＬ
２１・・・・・・、ＣＬ仁ＣＬｔ ＋＋ ＋・・・・
・・’ Ｌ Ｎ ＋ ＣＬ Ｎ＋ Ｉ・・・横行選択線
、ＲＬ＋＋ＲＬ２＋・・・・・・。 ＲＬＮ・・・縦列選択線、Ｒ８・・・縦列選択回路、Ｄ
Ｏ・・・データ出力回路、 ＴＩ、 Ｔ２． Ｔ５・・
・端子、ＣＤ・・・横行デコーダ、φ、・・・プリチャ
ージ信号、”ＤＤ・・・直流電源、ＩＳ＋ｌ ８２＋
’−’・ｒ ８２＜−＋＋ Ｓ２ｔ＊ ”＝ ８２Ｎ”
横行デコーダの出力端子、ＴＲ１，ＴＲ２，ＴＲ５，Ｔ
Ｒ４，ＴＲ５・・・Ｎチャネル電界効果トランジスタ、
Ｓ・・・ソース、Ｄ・・・ドレイン、Ｇ・・・ゲート、
９０・・・半導体表面、９１・・・絶縁膜 特許出願人 日本電信電話公社 代理人弁理士玉蟲久五部 （外３名） 第１図 第２図 茅３図 第４図 飴 ５ 図 第 ６ 図第７
図 第８図 第９図
Claims (1)
- 第１．第２および第３の端子を有する複数の７４ｇセル
の該第１および第２の端子を、横行選択回路に接続され
たＮ千１本の横行選択線の隣接するそれぞれの横行選択
線に接続し、該第３の端子を、縦列選択回路に接続され
たＮ本の縦列選択線に接続してなるマトリクス状に配置
した該複数のメモリセルのうち、該メモリセルの一部を
該第３の端子を通して該縦列選択回路によシ選択的に駆
動し、該駆動したメモリセルの一部から該第１および第
２の端子を通して該横行選択回路によシ該メモリセルの
記憶情報をデータ線に読出す胱出し専用メそりにおいて
、前記メモリセルは第１および第２の端子間に方向性を
有し、かつ２ビット以上の情報を記憶しているメモリセ
ルでめシ、前記横行選択回路は、前記アドレス入力信号
に応じ、対応する前記メそリセルの第１および第２の端
子を接続した互いに隣接する横行選択線の電位を設定す
ることによシ、駆動した方向性のめる２ビット以上の情
報を記憶するメモリセルから該記憶メモリ情報を検出す
る手段を備えたことを特徴とする読出し専用メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58033207A JPS59160893A (ja) | 1983-03-01 | 1983-03-01 | 読出し専用メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58033207A JPS59160893A (ja) | 1983-03-01 | 1983-03-01 | 読出し専用メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59160893A true JPS59160893A (ja) | 1984-09-11 |
| JPS623517B2 JPS623517B2 (ja) | 1987-01-26 |
Family
ID=12380013
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58033207A Granted JPS59160893A (ja) | 1983-03-01 | 1983-03-01 | 読出し専用メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59160893A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62248251A (ja) * | 1986-04-22 | 1987-10-29 | Nec Corp | 半導体記憶装置 |
| US5133642A (en) * | 1988-02-29 | 1992-07-28 | Ebara Corporation | Pipe joint for pump |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5758354A (en) * | 1980-09-24 | 1982-04-08 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor device |
-
1983
- 1983-03-01 JP JP58033207A patent/JPS59160893A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5758354A (en) * | 1980-09-24 | 1982-04-08 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62248251A (ja) * | 1986-04-22 | 1987-10-29 | Nec Corp | 半導体記憶装置 |
| US5133642A (en) * | 1988-02-29 | 1992-07-28 | Ebara Corporation | Pipe joint for pump |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS623517B2 (ja) | 1987-01-26 |
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