KR19980033271A - 메모리 셀과 유사한 구조를 가지는 프리차징 회로를 구비한 정적 반도체 기억 장치 - Google Patents

메모리 셀과 유사한 구조를 가지는 프리차징 회로를 구비한 정적 반도체 기억 장치 Download PDF

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KR19980033271A
KR19980033271A KR1019970055882A KR19970055882A KR19980033271A KR 19980033271 A KR19980033271 A KR 19980033271A KR 1019970055882 A KR1019970055882 A KR 1019970055882A KR 19970055882 A KR19970055882 A KR 19970055882A KR 19980033271 A KR19980033271 A KR 19980033271A
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요시노리 우에노
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가네코 히사시
닛폰 덴키(주)
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Abstract

복수의 워드 라인(WL1, WL2...), 복수의 비트 라인 쌍(BL1,, ....), 적어도 한 개의 프리차징 라인(PRL1, PRL2, ...), 워드 라인중 한개의 워드 라인과 비트 라인 쌍중 한 개의 비트 라인 쌍에 접속된 복수의 정적 메모리 셀(C11, ...)과, 상기 프리 차징 라인과 비트 라인 쌍중 한 개의 비트 라인 쌍에 접속되어 상기 비트 라인 쌍들 중 한개의 비트 라인 쌍을 충전시키는 복수의 프리차징 회로(PR11', ...)를 포함하는 정적 반도체 기억 장치에서, 각각의 프리차징 회로는 정적 메모리 셀 중 한 셀과 유사한 구성을 가진다.

Description

메모리 셀과 유사한 구조를 가지는 프리차징 회로를 구비한 정적 반도체 기억 장치
본 발명은 반도체 장치에 관한 것으로, 특히, 정적 임의 접근 기억(SRAM) 장치에 관한 것이다.
종래의 SRAM 장치는 복수의 워드 라인, 복수의 비트 라인 쌍, 적어도 한개의 프리차징(precharging) 회로, 상기 워드 라인중 한개의 라인과 상기 비트 라인쌍중 한개의 비트 라인 쌍에 접속된 복수의 정적 메모리 셀과, 상기 프리차징 라인과 상기 비트라인 쌍중 한개의 비트 라인쌍에 접속되어 상기 한쌍의 비트 라인을 충전하는 복수의 프리차징 회로를 포함한다. 상기 장치에서, 정적 메모리 셀의 메모리 셀 영역의 소자 밀도는 프리차징 회로에서의 밀도보다 더 높다. 이것은 장치의 동작 특성을 저하시킨다. 상기 동작 특성의 저하를 회피하기 위하여, 메모리 셀과 동일한 구조를 가지는 비활성 더미 메모리 셀이 상기 메모리 셀과 프리차징 회로 사이에 삽입된다. 이것은 나중에 상술된다.
그러나, 전술한 종래의 SRAM 장치에서, 비활성 더미 메모리 셀이 필요하기 때문에, 장치의 집적화가 감소된다.
본 발명의 목적은 SRAM의 집적화를 높이는 것이다.
본 발명에 따르면, 복수의 워드 라인, 복수의 비트 라인 쌍, 적어도 한개의 프리차징(precharging) 회로, 상기 워드 라인중 한개의 라인과 상기 비트 라인 쌍중 한개의 비트 라인 쌍에 접속된 복수의 정적 메모리 셀과, 상기 프리차징 라인과 상기 비트 라인 쌍중 한개의 비트 라인 쌍에 접속되어 상기 한쌍의 비트 라인을 충전하는 복수의 프리차징 회로를 포함하는 정적 반도체 기억 장치에서, 각각의 상기 프리차징 회로는 상기 정적 메모리 셀중 한 셀과 유사한 구조를 가진다.
따라서 상기 프리차징 회로는 또한 비활성 더미 메모리 셀 역할도 하며, 그러한 비활성 더미 메모리 셀은 생략될 수 있다.
도 1은 제1의 종래의 SRAM 장치를 도시하는 설계도.
도 2는 도 1의 장치의 한 컬럼의 회로도.
도 3은 도 2의 메모리 셀(더미 메모리 셀)의 등가 회로도.
도 4A, 4B, 4C 및 4D는 도 2의 메모리 셀의 투시도.
도 5는 제2의 종래의 SRAM 장치를 도시하는 설계도.
도 6은 도 5의 장치의 한 컬럼의 회로도.
도 7은 본 발명에 따른 SRAM 장치의 제1실시예를 도시하는 설계도.
도 8은 도 7의 장치의 한 컬럼의 회로도.
도 9는 도 8의 프리차징 회로의 등가 회로도.
도 10A, 10B 및 10C는 도 8의 프리차징 회로의 투시도.
도 11은 본 발명에 따른 SRAM 장치의 제2실시예를 도시한 설계도.
도 12는 도 11의 장치의 한 컬럼의 회로도.
*도면의 주요부분에 대한 부호의 설명*
1. 메모리 셀 영역
3-1', 3-2'. 프리차징 회로 영역
양호한 실시예를 설명하기 전에, 종래의 SRAM 장치가 도 1, 2, 3, 4A, 4B, 4C, 4D, 5 및 6와 관련하여 설명된다.
종래의 SRAM 장치를 나타내는 설계도인 도 1에서, 참조 번호 1은 메모리 셀 영역을 나타내고, 2-1 및 2-2는 더미 메모리 셀 영역을 나타내고, 3-1 및 3-2는 프리차징 회로 영역을 나타낸다.
도 1의 장치의 한 컬럼의 회로도인 도 2에서, 메모리 셀 영역(1)은 워드 라인(WL1내지 WLn)중 한 라인과 상보 비트 라인(BL1및)에 각각 접속된 메모리 셀(C11내지 Cn1)을 포함한다. 또한, 상기 더미 메모리 셀 영역 2-1(2-2)은 한개의 더미 워드 라인(DWL1(DWL2))와 비트 라인(BL1및)에 접속된 한개의 더미 메모리 셀(DC11(DC21))을 포함한다. 또한, 프리차징 회로 영역(3-1(3-2))은 비트 라인(BL1및)에 접속된 한개의 프리차징 회로(PR11(PR21))을 포함한다. 상기 프리차징 회로(PR11(PR21))는 프리차징 클록 신호(ψPR)에 의해 제어된다. 즉, 비트 라인(BL1및)은 각각의 판독 또는 기록 동작 후 VCC로 미리 충전되어 판독 또는 기록 동작 속도를 증가시킨다.
C11과 같은 메모리 셀은 워드 라인 WL1과 비트라인(BL1및)사이의 각각의 교점에 제공된다. 메모리 셀(C11)은 교차결합된 인버터로 형성된 플립플롭과 상기 플립플롭의 절점(N1및 N2)과 비트라인(BL1및)사이의 두개의 전달 트랜지스터(Qt1및 Qt2)로 구성된다. 상기 전달 트랜지스터(Qt1및 Qt2)는 워드 라인(WL1)에서의 전압에 의해 제어된다. 각각의 인버터는 부하 저항(R1(R2))과 VCC로 표시되는 전원과 GND로 표시된 그라운드 라인 사이의 구동 트랜지스터(Qd1(Qd2))로 형성된다. 상기 절점(N)은 구동 트랜지스터(Qd2)의 게이트에 접속되어, 구동 트랜지스터(Qd2)는 절점(N1)에서의 전압에 의해 구동된다. 또한, 절점(N2)은 구동 트랜지스터(Qd2)의 게이트에 접속되어, 상기 구동 트랜지스터(Qd2)는 절점(N2)에서의 전압에 의해 구동된다.
DC21와 같은 더미 메모리 셀은 메모리 셀 영역(1)의 메모리 셀(C11)과 동일한 구성을 가진다. 그러나, 더미 워드 라인(DWL2)은 접지되어 상기 더미 메모리 셀(DC2)이 완전히 비활성됨을 주지한다.
PR21과 같은 프리차징 회로는 전원 라인(Vcc)과 비트 라인(BL1)사이에 접속된 트렌지스터(QPR1)와 전원 라인(Vcc)과 비트 라인()사이에 접속된 트랜지스터(QPR2)로 구성된다.
메모리 셀 영역(1)에서의 소자 밀도는 프리차징 회로 영역(3-1 및 3-2)에서의 밀도보다 훨씬 더 높다. 이것은 장치의 동작 특성을 저하시킨다. 상기 동작특성의 저하를 회피하기 위하여, 메모리 셀과 동일한 구성을 가지는 DC11및 DC21와 같은 비활성 더미 메모리 셀은 메모리 셀 영역(1)과 프리차징 회로 영역(3-1 및 3-2)사이에 삽입된다.
C11과 같은 메모리 셀과 DC21과 더미 메모리 셀은 실제로 그 중심 위치에 대하여 대칭이며, 따라서 상기 메모리 셀과 더미 메모리 셀은 균형을 이룬다. 결국, 데이터 기억 특성과 소프트 에러 내성 특성이 향상될 수 있다. 상기 목적을 위하여, 메모리 셀(C11)(더미 메모리 셀(DC21))의 회로도는 도 3에 도시된 것과 같고, 여기서 전원 라인(Vcc)은 전압이 서로 같은 두 개의 전원 라인(Vcc1및 Vcc2)으로 대체되며, 워드 라인(WL1)(더미 워드 라인(DWL1))은 전압이 서로 동일한 두개의 워드라인(WL1및 WL1')(DWL1및 DWL1')으로 대체되고, 그라운드 라인(GND)은 전압이 서로 같은 두개의 그라운드 라인(GND1및 GND2)으로 대체된다.
도 2의 메모리 셀(C11)(더미 메모리 셀(DC21)은 도 41, 4B, 4C 및 4D에 도시된다.
먼저, 도 4A에서, P형 단결정 실리콘 기판(도시되지 않음)은 실리콘 국부 산화(LOCOS) 공정을 이용하여 필드 실리콘 산화물층(F)을 형성하도록 열산화된다. 그 다음에, 기판을 열산화하므로서 게이트 실리콘 산화물층(GOX)이 형성된다. 그러면, 트랜지스터(Qt1, Qt2, Qd1및 Qd2)가 형성된다. 이 경우, 트랜지스터(Qt1및 Qt2)의 게이트 전극은 워드 라인(WL1및 WL1')(더미 워드 라인(DWL1및 DWL1'))으로도 각각 작용한다. 그 다음에, N형 불순물 이온이 마스크로 게이트 전극을 사용하는 기판에 주입되어 빗금친 부분으로 표시되는 N형 불순물 확산 영역을 형성한다.
도 4A에서, 필드 실리콘 산화물층(F), 게이트 전극 및 N형 불순물 확산 영역은 Z로 표시된 중심부에 대하여 대칭이다.
다음 도 4B에서, 금속(텅스텐 또는 이런 종류의 금속)층이 절연층(도시되지 않음)상에 형성되고, 그라운드 라인(GND1및 GND2)을 형성하도록 패턴된다. 이 경우, 상기 그라운드 라인(GND1및 GND2)은 접촉 홀(CONT1및 CONT2)을 통하여 상기 구동 트랜지스터(Qd1및 Qd2)의 소오스에 각각 접속된다.
도 4B에서, 그라운드 라인(GND1및 GND2)은 Z로 표시된 중심 위치에 대하여 대칭이다.
다음 도 4C에서, 금속(텅스텐 또는 이런 종류의 금속)층이 절연층(도시되지 않음)상에 형성되며, 전원 라인(Vcc1및 Vcc2)을 형성하도록 패턴된다. 이 경우, 그라운드 라인(Vcc1및 Vcc2)은 접촉 홀(CONT3및 CONT4)를 통하여 절점(N1및 N2)에 각각 접속된다. 또한, 부하 저항(R1(R2))은 전원 라인(Vcc1(Vcc2))과 접촉 홀(CONT3(CONT4)) 사이에 형성된다.
도 4C에서, 전원 라인(Vcc1및 Vcc2)은 Z로 표시된 중심위치에 대하여 대칭이다.
마지막으로, 도 4D에서, 알루미늄층(도시되지 않음)이 절연층(도시되지 않음)상에 형성되어 비트 라인(BL1및)(도시되지 않음)을 형성하도록 패턴된다. 이 경우, 상기 비트 라인(BL1및)은 접촉 홀(CONT5및 CONT6)을 통하여 전달 트랜지스터(Qt1및 Qt2)의 드레인에 각각 접속된다.
도 4D에서, 비트라인(BL1및)은 Z로 표시된 중심 위치에 대하여 대칭이다.
그러나, 도 1, 2, 3, 4A, 4B, 4C 및 4D에 도시된 제1종래의 SRAM 장치에서, 프리차징 회로 영역(3-1(3-2))과 더미 메모리 셀 영역(2-1(2-2))의 길이(L1)가 크기 때문에, 예를 들면, 한개의 메모리 셀의 세로 길이의 약 20배이기 때문에, 집적화는 감소된다.
도 5는 제2의 종래 장치를 도시하는 설계도이고, 도 7은 도 5의 장치의 한개의 컬럼의 회로도이다. 도 5 및 도 6에서, 도 1의 장치에서 프리차징 전류를 균일하게 하기 위하여, 세개의 프리차징 회로 영역(3-1, 3-2 및 3-3)이 제공된다. 이 경우, 도 1의 메모리 셀 영역(1)은 두개의 메모리 셀 영역(1-1 및 1-2)으로 나누어진다. 따라서, 더미 메모리 셀 영역(2-1, 2-2, 2-3 및 2-4)은 상기 메모리 셀 영역(1-1 및 1-2)과 프리차징 회로 영역(3-1, 3-2, 3-3 및 3-4)사이에 요구된다.
그러나, 도 5 및 도 6에 도시된 제2의 종래의 SRAM 장치에서, 프리차징 회로 영역(3-1(3-3))과 더미 메모리 셀 영역(2-1(2-4))의 길이(L1)는 예를 들면, 한개의 메모리 셀의 세로 길이의 20배 정도로 크고, 프리차징 회로(3-2)와 더미 메모리 영역(2-2 및 2-3)의 길이(L2)는 길이(L1)보다 더 크다. 따라서, 2L1+L22L1(제1의 종래 기술)이면, 집적화는 더 감소된다.
본 발명에 따른 SRAM 장치의 제1실시예를 도시하는 설계도인 도 7에서, 도 1의 더미 메모리 셀 영역(2-1 및 2-2)은 삭제되고, 프리차징 회로 영역(3-1 및 3-2)은 프리차징 회로 영역(3-1' 및 3-2')으로 각각 수정된다.
도 7의 장치의 한개의 컬럼의 회로도인 도 8에서, 프리차징 회로 영역(3-1'(3-2'))은 비트 라인(BL 및 BL)에 접속된 한개의 프리차징 회로(PR11'(PR12'))를 포함한다. 상기 프리차징 회로(PR1'(PR2'))는 프리차징 클록 신호(ψPR)에 의해 제어되는 프리차징 라인(PRL1(PRL2))에 접속된다. 상기 프리차징 라인(PRL1(PRL2))은 WL1과 같은 워드 라인에 대응한다.
PR2'과 같은 프리차징 회로는 메모리 셀(C11)과 유사한 구성을 가진다. 즉, PR2'과 같은 프리차징 회로는 워드 라인(WL1)과 비트 라인(BL1및)사이의 각각의 교점에 제공된다. 프리차징 회로(PR2')는 교차 결합된 밸런서와 상기 밸런서의 절점(N1' 및 N2')과 비트 라인(BL1및)사이에 있는 두개의 전달 트랜지스터(Qt1' 및 Qt2')로 구성된다. 상기 전달 트랜지스터(Qt1' 및 Qt2')는 프리차징 라인(PR2)에서의 전압에 의해 제어된다. 상기 밸런서의 각각의 소자는 부하 저항(R1'(R2')과 전원 라인(Vcc)에 접속된 구동 트랜지스터(Qd1'(Qd2'))로 형성된다. 상기 절점(N1')은 구동 트랜지스터(Qd2')의 게이트에 접속되어, 상기 구동 트랜지스터(Qd2')는 절점(N1')에서의 전압에 의해 구동된다. 또한, 절점(N2')은 구동 트랜지스터(Qd1')의 게이트에 접속되어, 구동 트랜지스터(Qd1')은 절점(N2')에서의 전압에 의해 구동된다.
따라서, 프리차징 회로(PR1'(PR2'))는 C11과 같은 메모리 셀과 유사한 구성을 가지며, 상기 프리차징 회로(PR1'(PR2'))는 도 2의 더미 메모리 셀(DC11(DC21))로도 작용할 수 있다.
PR2'와 같은 프리차징 회로는 그 중심 위치에 대하여 거의 대칭이며, 따라서 프리차징 회로(PR2')는 균형을 이룬다. 상기 목적을 위한 프리차징 회로(PR2')의 회로도는 도 9에 도시된 것과 같고, 여기서 전원 라인(Vcc)은 전압이 서로 동일한 두개의 전원 라인(Vcc1및 Vcc2)으로 대체되고, 프리차징 라인(PRL2)은 전압이 서로 동일한 두개의 워드 라인(PRL2및 PRL2')으로 대체되며, 그라운드 라인(GND)은 전압이 서로 동일한 두개의 그라운드 라인(GND1및 GND2)으로 대체된다.
프리차징 회로(PR2')의 한 예가 도 10A, 10B, 10C 및 10D에 도시된다.
먼저, 도 10A에서, P형 단결정 실리콘 기판(도시되지 않음)은 LOCOS 공정을 이용하여 필드 실리콘 산화물층(F)을 형성하도록 열산화된다. 그 다음에, 기판을 열산화하므로서 게이트 실리콘 산화물층(GOX)이 형성된다. 그러면, 트랜지스터(Qt1', Qt2', Qd1' 및 Qd2')가 형성된다. 이 경우, 트랜지스터(Qt1' 및 Qt2')의 게이트 전극은 프리차징 라인(WL1및 WL1')(더미 워드 라인(DWL1및 DWL1'))으로도 각각 작용한다. 그 다음에, N형 불순물 이온이 마스크로 게이트 전극을 사용하는 기판에 주입되어 빗금친 부분으로 표시된 N형 불순물 확산 영역을 형성한다.
도 10A에서, 필드 실리콘 산화물층(F), 게이트 전극 및 N형 불순물 확산 영역은 Z로 표시된 중심부에 대하여 대칭이다.
다음 도 10B에서, 금속(텅스텐 또는 이런 종류의 금속)층이 절연층(도시되지 않음)상에 형성되고, 전원 라인(Vcc1및 Vcc2)을 형성하도록 패턴된다. 이 경우, 상기 전원 라인(Vcc1)은 접촉 홀(CONT2'및 CONT3')을 통하여 상기 구동 트랜지스터(Qd2')의 소오스와 절점(N1')에 각각 접속된다. 또한, 전원 라인(Vcc2)은 첩촉 홀(CONT1'및 CONT4')을 통하여 구동 트랜지스터(Qd1')의 소오스와 절점(N2')에 접속된다. 또한, 부하 저항(R1(R2))은 전원 라인(Vcc1(Vcc2))과 접촉 홀(CONT3'(CONT4'))사이에 형성된다.
도 10B에서, 전원 라인(Vcc1및 Vcc2)은 또한 Z로 표시된 중심 위치에 대하여 대칭이다.
마지막으로, 도 10C에서, 알루미늄층(도시되지 않음)이 절연층(도시되지 않음)상에 형성되어 비트 라인(BL1및)(도시되지 않음)을 형성하도록 패턴된다. 이 경우, 상기 비트 라인(BL1및)은 접촉 홀(CONT5및 CONT6)을 통하여 전달 트랜지스터(Qt1' 및 Qt2')의 드레인에 각각 접속된다.
도 4C에서, 비트라인(BL1및)은 Z로 표시된 중심 위치에 대하여 대칭이다.
도 10A, 10B, 및 10C에 도시된 것과 같은 프리차징 회로(PR2')는 동시에 도 4A, 4B, 4C 및 4D에 도시된 메모리 셀(C11)로 제조될 수 있다. 이 경우, 부하 저항(R1' 및 R2')의 값을 감소하기 위하여 단지 프리차징 회로 영역(3-1' 및 3-2')내의 전원 라인(Vcc1및 Vcc2)으로 이온이 주입되어, BL1및과 같은 비트 라인에 대한 프리차징 회로의 전류 공급 능력을 증가시킨다. 또한, 프리차징 회로의 트랜지스터(Qt1', Qt2', Qd1' 및 Qd2')의 체널부로 주입된 이온의 양은 메모리 셀의 트랜지스터(Qt1', Qt2', Qd1' 및 Qd2')의 체널부로 주입된 이온의 양에 비하여 감소된다. 결국, 프리차징 회로의 트랜지스터(Qt1', Qt2', Qd1' 및 Qd2')의 임계 전압은 메모리 셀의 트랜지스터(Qt1', Qt2', Qd1' 및 Qd2')의 임계 전압에 비하여 감소된다. 따라서, BL1및과 같은 비트 라인에 대한 프리차징 회로의 전류 공급 능력을 증가된다.
도 7, 8, 9, 10A, 10B 및 10C에 도시된 제1실시예에서, 프리차징 회로 영역(3-1'(3-2'))의 길이(L1')는 예를 들면, 한개의 메모리 셀의 세로 길이의 약 10배 정도로 작기 때문에, 집적화가 향상될 수 있다.
PR21과 같은 프리차징 회로의 교차 결합된 밸런서 회로 구성은 비트 라인(BL1및)의 충전 속도를 높인다. 예를 들면, 비트 라인(BL1및)에서의 전압이 각각 Vcc-α 및 Vcc-β라고 가정한다. 만약, (Vcc-α)-(Vcc-β)=β-αVth(여기서, Vth는 트랜지스터(Qd1' 및 Qd2')의 임계 전압)이면, 트랜지스터(Qd2')는 ON이 되어, 비트 라인()은 Vcc에 의해 충전된다. 반면에, (Vcc-β)-(Vcc-α)=α-βVth이면, 트랜지스터(Qd1')는 ON이 되어, 비트 라인(BL1)은 Vcc에 의해 충전된다. 따라서, 트랜지스터(Qd1' 및 Qd2')는 교대로 ON이 되어, 비트 라인(BL1및)에서의 전압은 동등하게 된다.
도 11은 본 발명에 따른 SRAM 장치의 제2실시예를 나타내며, 도 12는 도 11의 장치의 한개의 컬럼의 회로도이다. 도 11 및 도 12에서, 도 7의 장치의 프리차징 회로를 균일하게 하기 위하여, 세개의 프리차징 회로 영역(3-1', 3-2' 및 3-3')이 제공된다. 이 경우, 도 7의 메모리 셀 영역(1)은 두개의 메모리 셀 영역(1-1 및 1-2)으로 나누어진다. 또한, 도 5 및 도 6의 더미 메모리 셀 영역(2-1, 2-2, 2-3 및 2-4)은 삭제된다. 왜냐하면, 프리차징 회로 영역(3-1', 3-2' 및 3-3')이 더미 메모리 셀 영역 역할을 하기 때문이다.
도 11 및 도 12에 도시된 SRAM 장치에서, 프리차징 회로 영역(3-1'(3-2', 3-3'))의 길이(L1')는 예를 들면, 한개의 메모리 셀의 세로 길이의 약 10배 정도로 작다. 따라서, 3L1'2L1+L2(제2의 종래의 기술)이므로, 집적화는 향상된다.
본 발명에서, 도 7 및 도 11에 도시된 단지 한개의 프리차징 회로만 SRAM 장치로 삽입할 수 있음을 주지한다. 또한, 도 7 또는 도 11에 도시된 네개 이상의 프리차징 회로를 SARM으로 삽입하는 것도 가능하다.
전술한 바와 같이, 본 발명에 따르면, 프리차징 회로는 더미 메모리 셀 역할도 하기 때문에, 더미 메모리 셀은 생략될 수 있고, 따라서 집적화를 높일 수 있다.

Claims (5)

  1. 정적 반도체 기억 장치에 있어서,
    복수의 워드 라인(WL1, WL2...)과,
    복수의 비트 라인 쌍(BL1,, ....)과,
    적어도 한 개의 프리차징 라인(PRL1, PRL2, ...)과,
    상기 워드 라인중 한개의 라인과 비트 라인 쌍중 한 개의 비트 라인 쌍에 접속된 복수의 정적 메모리 셀(C11, ...)을 포함하고,
    상기 프리 차징 라인과 상기 비트라인 쌍중 한 개의 비트 라인 쌍에 접속되어 상기 비트 라인 쌍중 한개의 비트 라인 쌍을 충전하는 복수의 프리차징 회로(PR11', ...)와,
    각각의 상기 프리차징 회로는 상기 정적 메모리 셀중 한 셀과 유사한 구성을 가지는 것을 특징으로 하는 장치.
  2. 제1항에 있어서, 제1 및 제2전원 라인(VCC, GND)을 더 포함하고,
    상기 정적 메모리 셀은 각각
    제1 및 제2절점(N1, N2)과,
    상기 비트 라인 쌍중 한개의 비트 라인 쌍의 제1비트 라인(BL1)과 상기 제1절점 사이에 접속되어 있으며, 상기 워드 라인중 한 라인에서의 전압에 의해 제어되는 제1전달 트랜지스터(Qt1)와,
    상기 비트 라인 쌍중 상기 한쌍의 제2비트 라인()과 상기 제2절점 사이에 접속되어 있으며, 상기 워드 라인중 상기 한 라인에서의 전압에 의해 제어되는 제2전달 트랜지스터(Qt2)와,
    상기 제1전원 라인과 상기 제1절점 사이에 접속된 제1부하 저항(R1)과,
    상기 제1전원 라인과 상기 제2절점 사이에 접속된 제2부하 저항(R2)과,
    상기 제1절점과 상기 제2전원 라인 사이에 접속된 제1구동 트랜지스터(Qd1)와,
    상기 제2절점과 상기 제2전원 라인 사이에 접속된 제2구동 트랜지스터(Qd2)를 포함하고,
    각각의 상기 프리차징 회로는
    제3 및 제4절점(N1', N2')과,
    상기 제1비트 라인과 상기 제3절점 사이에 접속되어 있으며, 상기 프리차징 라인에서의 전압에 의해 제어되는 제3전달 트랜지스터(Qt1')와,
    상기 제2비트 라인과 상기 제4절점 사이에 접속되어 있으며, 상기 프리차징 라인에서의 전압에 의해 제어되는 제4전달 트랜지스터(Qt2')와,
    상기 제1전원 라인과 상기 제3절점 사이에 접속된 제3부하 저항(R1')과,
    상기 제1전원 라인과 상기 제4절점 사이에 접속된 제4부하 저항(R2')과,
    상기 제3절점과 상기 제1전원 라인 사이에 접속된 제3구동 트랜지스터(Qd1')와,
    상기 제4절점과 상기 제1전원 라인 사이에 접속된 제4구동 트랜지스터(Qd2')를 포함하는 것을 특징으로 하는 장치.
  3. 제2항에 있어서, 각각의 상기 정적 메모리 셀은 그 중심 위치에 대하여 대칭이고, 각각의 상기 프리차징 회로는 그 중심 위치에 대하여 대칭인 것을 특징으로 하는 장치.
  4. 제1항에 있어서, 각각의 상기 프리차징 회로는 상기 정적 메모리 셀을 포함하는 메모리 셀 어레이에 인접한 근방에 위치하는 것을 특징으로 하는 장치.
  5. 제1항에 있어서, 상기 정적 메모리 셀은 복수의 메모리 셀 어레이(1-1, 1-2)로 그룹화되고,
    상기 프리차징 회로는 상기 메모리 셀 어레이를 분리하는 갭 사이에 배열되는 것을 특징으로 하는 장치.
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