JPS59159569A - 半導体装置 - Google Patents
半導体装置Info
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- JPS59159569A JPS59159569A JP3306183A JP3306183A JPS59159569A JP S59159569 A JPS59159569 A JP S59159569A JP 3306183 A JP3306183 A JP 3306183A JP 3306183 A JP3306183 A JP 3306183A JP S59159569 A JPS59159569 A JP S59159569A
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Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/7404—Thyristor-type devices, e.g. having four-zone regenerative action structurally associated with at least one other device
- H01L29/7408—Thyristor-type devices, e.g. having four-zone regenerative action structurally associated with at least one other device the device being a capacitor or a resistor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＰＮＰＮＡ層構造から成る半導体装置に関し、
特に高感度のゲート・トリガー電流を有するサイリスタ
の改良に関するものである。
特に高感度のゲート・トリガー電流を有するサイリスタ
の改良に関するものである。
一般にサイリスタは第１図に示すようなＰＮＰＮ４層構
造を有している。第１図に於いて、１はＰ型エミッタ層
でサイリスタのアノード部に相当し、該Ｐ型エミッタ層
１の上面にＮ型ベース層２が配置され、該Ｎ型ベース層
２の上面にＰ型ベース層３が配置され、該Ｐ型代−ス層
３には、Ｎ型不純物の選択拡散によシ、サイリスタとし
てのカソード部に相当するＮ型エミツタ層４が形成され
ている。そして、前記Ｐ型エミッタ層１にはアノード電
極５、Ｎ型エミツタ層４にはカンード電極６、Ｐ型代−
ス層３にはゲート電極７が形成されている。
造を有している。第１図に於いて、１はＰ型エミッタ層
でサイリスタのアノード部に相当し、該Ｐ型エミッタ層
１の上面にＮ型ベース層２が配置され、該Ｎ型ベース層
２の上面にＰ型ベース層３が配置され、該Ｐ型代−ス層
３には、Ｎ型不純物の選択拡散によシ、サイリスタとし
てのカソード部に相当するＮ型エミツタ層４が形成され
ている。そして、前記Ｐ型エミッタ層１にはアノード電
極５、Ｎ型エミツタ層４にはカンード電極６、Ｐ型代−
ス層３にはゲート電極７が形成されている。
サイリスタに於ける電気的特性の重要なものの一つとし
て、ゲート特性、即ちゲート・トリガ電流（以下Ｉｇｔ
と略す）があるが、高感度サイリスタに於いては、通常
の場合はＩｇｔが数μへ以下でアシ、使用上小さ過ぎの
為に少しのノイズで誤動作を起し易いという欠点があっ
た。実用上、Ｉｇｔは高感度サイリスタとしての特徴を
そこなうことがなく、又誤動作を起こし難いという面か
ら数１０μ八程度が望まれている。そこで、工ｇｔを大
きくする為に、一般に、全拡散を行いライフタイムを小
さくして、結果としてゲート感度を下げる方法があや、
又、第１図に於けるＮ型エミツタ層４下のＰ型代−ス層
３を厚くするか、又は、Ｐ型代−ス層３の不純物濃度を
高くする方法等が行なわれてきた。しかし、金拡散法で
は、Ｉｇｔは１００μＡ以上となシ太きくなシ過ぎるし
、又、Ｐ型代−ス層３を厚くする方法では、工ｇｔは大
きくなるがサイリスタの他の重要な特性の一つであるオ
ン電圧が高電流領域に於いて太きＣＤ過ぎ、実用゛に適
さなくなる。更に、Ｐ型ペース層３の不純物濃度を上げ
る方法では、耐圧が低くなシ高耐圧が得られないという
欠点があった。
て、ゲート特性、即ちゲート・トリガ電流（以下Ｉｇｔ
と略す）があるが、高感度サイリスタに於いては、通常
の場合はＩｇｔが数μへ以下でアシ、使用上小さ過ぎの
為に少しのノイズで誤動作を起し易いという欠点があっ
た。実用上、Ｉｇｔは高感度サイリスタとしての特徴を
そこなうことがなく、又誤動作を起こし難いという面か
ら数１０μ八程度が望まれている。そこで、工ｇｔを大
きくする為に、一般に、全拡散を行いライフタイムを小
さくして、結果としてゲート感度を下げる方法があや、
又、第１図に於けるＮ型エミツタ層４下のＰ型代−ス層
３を厚くするか、又は、Ｐ型代−ス層３の不純物濃度を
高くする方法等が行なわれてきた。しかし、金拡散法で
は、Ｉｇｔは１００μＡ以上となシ太きくなシ過ぎるし
、又、Ｐ型代−ス層３を厚くする方法では、工ｇｔは大
きくなるがサイリスタの他の重要な特性の一つであるオ
ン電圧が高電流領域に於いて太きＣＤ過ぎ、実用゛に適
さなくなる。更に、Ｐ型ペース層３の不純物濃度を上げ
る方法では、耐圧が低くなシ高耐圧が得られないという
欠点があった。
本発明の目的は、上述のＩｇｔ以外の特性に何らの影響
を与えないで、Ｉｇｔだけが所望の数１０μ八程度の高
感度を有するサイリスタを提供することにある。
を与えないで、Ｉｇｔだけが所望の数１０μ八程度の高
感度を有するサイリスタを提供することにある。
本発明のサイリスタは、Ｐ型エミッタ層と該Ｐ型エミッ
タ層の上面に配置されたＮ型ベース層と、該Ｎ型ベース
層の上面に配置されたＰ型ベース層と、該Ｐ型ベース層
の上面側に選択的に拡散形成されたＮ型エミツタ層とを
備え、前記Ｐ型ベース層とＮ型エミツタ層により形成さ
れたＰＮ接合部に平行して抵抗厚膜を形成せしめたこと
を特徴とする。
タ層の上面に配置されたＮ型ベース層と、該Ｎ型ベース
層の上面に配置されたＰ型ベース層と、該Ｐ型ベース層
の上面側に選択的に拡散形成されたＮ型エミツタ層とを
備え、前記Ｐ型ベース層とＮ型エミツタ層により形成さ
れたＰＮ接合部に平行して抵抗厚膜を形成せしめたこと
を特徴とする。
以下に本発明の一実施例を図面によシ詳細に説明する。
第２図は本発明の一実施例に於けるＰ形ベース層とＮ型
エミツタ層によるＰＮ接合を有する基板構造を示す部分
断面図である。
エミツタ層によるＰＮ接合を有する基板構造を示す部分
断面図である。
第２図に於いて、Ｐ型代−ス層１０（ゲート領域）とＮ
型エミツタ層１１（カソード電極）にて形成されるＰＮ
接合１２端に絶縁膜１３、例えば熱酸化やガラス絶縁膜
を被着せしめて表面安定化を施こした後、前記Ｐ型ベー
ス層１１とＮ型エミツタ層１１を局部的に高抵抗層膜で
結合すべく、一般的なスクリーン印刷法によシ、例えば
ホウケイ酸鉛ガラスと酸化インジウムを主成分とするペ
ースト状の抵抗薄膜材料を形成せしめる。次に前記の抵
抗薄膜材料を、例えば６５０〜７９０℃の温度にて焼結
せしめ、抵抗薄膜１４を被着形成する。この時、前記の
抵抗薄膜１４の抵抗（Ｒ）が２０〜３０にΩとなるよう
に薄膜の厚さ及び幅、長さを調整することが重要である
。次に、Ｎ型エミッタＮ１１とＰ型ベース層１０上にそ
れぞれ、一般的な真空蒸着法により金属電極を被着し、
カソード電極１５及びゲート電極１６を形成ぜしめる。
型エミツタ層１１（カソード電極）にて形成されるＰＮ
接合１２端に絶縁膜１３、例えば熱酸化やガラス絶縁膜
を被着せしめて表面安定化を施こした後、前記Ｐ型ベー
ス層１１とＮ型エミツタ層１１を局部的に高抵抗層膜で
結合すべく、一般的なスクリーン印刷法によシ、例えば
ホウケイ酸鉛ガラスと酸化インジウムを主成分とするペ
ースト状の抵抗薄膜材料を形成せしめる。次に前記の抵
抗薄膜材料を、例えば６５０〜７９０℃の温度にて焼結
せしめ、抵抗薄膜１４を被着形成する。この時、前記の
抵抗薄膜１４の抵抗（Ｒ）が２０〜３０にΩとなるよう
に薄膜の厚さ及び幅、長さを調整することが重要である
。次に、Ｎ型エミッタＮ１１とＰ型ベース層１０上にそ
れぞれ、一般的な真空蒸着法により金属電極を被着し、
カソード電極１５及びゲート電極１６を形成ぜしめる。
第３図に、カソード電極１５とゲート電極１６間のＰＮ
Ｎ接合部の順方向電圧、電流特性を示すが、前述のＮ型
エミツタ層１１とＰ型ベース層１０間に抵抗薄膜１４を
形成する前の順方向電圧電流特性は曲線１７のようにな
シ、Ｉｆ＋方向電圧が０．６■の点の電流は１μＡ程展
である。
Ｎ接合部の順方向電圧、電流特性を示すが、前述のＮ型
エミツタ層１１とＰ型ベース層１０間に抵抗薄膜１４を
形成する前の順方向電圧電流特性は曲線１７のようにな
シ、Ｉｆ＋方向電圧が０．６■の点の電流は１μＡ程展
である。
しかし、本発明によるサイリスタは、前述のカソード電
極１５とゲート電極１６間のＰＮ接合１２部に絶縁膜１
３を介して抵抗薄膜１４を平行して形成している為、該
ダイオードの等価回路の順方向電圧−電流特性は、第３
図の曲＆ｉ１８に示すように低電圧での電流は立上がる
ようになる。
極１５とゲート電極１６間のＰＮ接合１２部に絶縁膜１
３を介して抵抗薄膜１４を平行して形成している為、該
ダイオードの等価回路の順方向電圧−電流特性は、第３
図の曲＆ｉ１８に示すように低電圧での電流は立上がる
ようになる。
第３図に於いて、順方向型、圧が増すにつれて、ＰＮ接
合１２を有するダイオードも順方向電流が増し、順方向
電圧が約０．６Ｖになった時に、サイリスタは導通状態
と々る。、この時、本発明のダイオードは数１０μＡの
順方向電流が渾１れてお沙、見かけのＩｇｔとしては数
１０μＡとなる。
合１２を有するダイオードも順方向電流が増し、順方向
電圧が約０．６Ｖになった時に、サイリスタは導通状態
と々る。、この時、本発明のダイオードは数１０μＡの
順方向電流が渾１れてお沙、見かけのＩｇｔとしては数
１０μＡとなる。
以上のように、本発明のサイリスでは、工ｇｔを大きく
することが出来、しかも他の特性には影響を及はさない
。又、抵抗薄膜の層抵抗及び長さ、幅を変えることによ
シ、任意にＩｇｔのコントロールが出来ることは言うま
でもな、い。
することが出来、しかも他の特性には影響を及はさない
。又、抵抗薄膜の層抵抗及び長さ、幅を変えることによ
シ、任意にＩｇｔのコントロールが出来ることは言うま
でもな、い。
第１図は従来のサイリスタの一例を示す断面図、第２図
は本発明の一実施例に於ける基板構造を示す部分断面図
、第３図は本発明の動作特性ｆ：説明する為のＰＮ接合
ダイオードの順方向電圧−電流特性を示す曲線図である
。 図中、ｌ・・・・・・ＰＩＡエミッタ層、２・・・・・
・ＮｐベースＪＬ’ ３１１０・・・・・・Ｐｆｆｌ−
＜−スｒＬ４，１１・・す・・Ｎ型エミツタ層、６．１
５・・・・・・カンード電極、７．１６・・・・・・ゲ
ート’ｌ；、極、１２・・・・・・ＰＮ接合、】３・・
・・・・絶縁膜、１４・・・・・抵抗薄膜、を示す。
は本発明の一実施例に於ける基板構造を示す部分断面図
、第３図は本発明の動作特性ｆ：説明する為のＰＮ接合
ダイオードの順方向電圧−電流特性を示す曲線図である
。 図中、ｌ・・・・・・ＰＩＡエミッタ層、２・・・・・
・ＮｐベースＪＬ’ ３１１０・・・・・・Ｐｆｆｌ−
＜−スｒＬ４，１１・・す・・Ｎ型エミツタ層、６．１
５・・・・・・カンード電極、７．１６・・・・・・ゲ
ート’ｌ；、極、１２・・・・・・ＰＮ接合、】３・・
・・・・絶縁膜、１４・・・・・抵抗薄膜、を示す。
Claims (1)
- Ｐ型エミッタ層と、該Ｐ型エミッタ層の上面に配置され
たＮ型ベース層と、該Ｎ型ベース層の」二面に配置され
たＰ型代−ス層と、該Ｐ型代−ス層の上面に選択的に形
成せしめたＮ型エミツタ層とを備えた半導体装置に於い
て、前記Ｐ型代−ス層とＮ型エミツタ層により形成され
たＰ型領域とＮ型領域部間を、絶縁膜を介して高抵抗率
を有する抵抗薄膜にて結合せしめたことを特徴とする半
導体装＃。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3306183A JPS59159569A (ja) | 1983-03-01 | 1983-03-01 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3306183A JPS59159569A (ja) | 1983-03-01 | 1983-03-01 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59159569A true JPS59159569A (ja) | 1984-09-10 |
Family
ID=12376220
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3306183A Pending JPS59159569A (ja) | 1983-03-01 | 1983-03-01 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59159569A (ja) |
-
1983
- 1983-03-01 JP JP3306183A patent/JPS59159569A/ja active Pending
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