JPS59153500A - パルスモ−タ制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈発明の技術分野〉 本発明は、パルスモークへシフトパルスを送出してモー
タ速度を駆動制御するノ々ルスモータ制御装置に関する
。

〈発明の背景〉 従来ノパルスモータ制御装置にオイテ、例えばモータ速
度を一定値まで高める場合、第６図に示す如く、モータ
速度の上昇に応じてシフトパルスＰの送出周期Ｔを段階
的に変化させてゆく必要がある。そこで従来の装置例で
は、モータ速度の目標値に応じてシフトパルスの送出周
期を運動方程式にて算出し、その時間データを記憶手段
に予めストアしておき、コンピュータ回路の制御処理部
（ＣｅｎｔｒａｌＰｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ　：
以下単に［ＣＰＵＪという）＼にて順次時間データを読
み出して、シフトパルス発生手段にセットしている。と
ころがこの種装置をもってパルスモータを高速制御する
場合、モータ速度の上昇に伴なってシフトパルスの送出
周期が著しく短かくなるため、コンピュータ回路の動作
がこの高速化に追従できない等の問題か生ずる。そこで
パルスモータを高速制御する場合は、シフトパルスの時
間データをＣ’ＰＵを介さず直接シフトパルス発生手段
へ転送するＤ　Ｍ　Ａ　（Ｄｉ　ｒｅｃｔ　Ｍｅｍｏｒ
ｙＡｃｃｅｓｓ　）制御方式を採用しているか、この種
方式ではＤＭＡコントローラを含む周辺回路並びにその
制御方法が複雑化し、装置、のコスト高を招いている。

〈発壱の目的〉 本発明は、ＤＭＡ制御方式を用いずにパルスモータの高
速制御を可能とした新規なパルスモータ制御装置を提案
するもので、こレニより回路構成並びに制御方法を簡易
化し、装置コストの低減をはかることを目的とする。

〈発明の構成および効果〉 」１記目的を達成するため、本発明では、シフトパルス
の各送出周期を複数個毎に同一データ値に近似して夫々
時間データを得、各時間データと、同一データ値にかか
る時間データの繰返し回数データとを記憶手段に予めス
トアしておき、時間データとその回数データとを信号発
生手段にセットし、信号発生手段か時間データに相当す
る時間経過毎にシフトパルスを繰返し出力すると共に、
回数データに相当する繰返し回数シフトパルスが送出さ
れたとき、ＣＰＵに対しデータ続出し要求を出力し、こ
れによりＣＰＵは記憶手段からつぎの時間データおよび
回数データを読み出して信号発生手段にセットするよう
構成した。

本発明によれは、モータ速度の上昇に伴ってシフトパル
スの送出周期か短かくなっても、ＣＰＵはいくつかの送
出周期にかかる時間データを束ねた形で記憶手段より読
み出して信号発生手段にセットするから、コンピュータ
の動作をモータの高速化に十分追従させることができる
。従ってＤＭＡ制御方式を採用した従来例と比較して、
回路構成並びにその制御方法が簡易化され、装置コスト
の低減をはかることができる。

〈実施例の説明〉 第１図は本発明にかかるパルスモータ制御装置の基本構
成を示す。図中ＣＰＵ１は、ＲＯＭ　（Ｒｅａｄ　０ｎ
ｌｙ　Ｍｅｒｎｏｒｙ　）　２にストアされたプログラ
ムを解読実行して、ＲＡＭ　（ＲａｎｄａｍＡｃｃｅｓ
ｓ　Ｍｅｍｏｒｙ　）　３に対する時間データや回数デ
ータ等の各種データの読出しを制御すると共に、信号発
生手段４を介してパルスモータ駆動回路５の動作を制御
する。またＣＰＵ　１は信号発生手段４に時間データお
よび回数データをセットし、信号発生手段４は時間デー
タに基つきシフトパルスを、また回数データに基つきｃ
ｐｕｌに対するデータ読出し要求を夫々出力する。

第２図および第３図は、モータ速度の目標値を２ｏｏｏ
ｃｒ、ｐ、ｓ’：ｌに定めた場合における時間データお
よび回数データの算出方法の具体例に示す。

第２図は運動方程式をもって算出されたｈ間経過に対す
るモータ速度の上昇特性を示しており、モータ速度を起
動から２０００　Ｃｒ、ｐ；ｓｌ）まで高めるのに７８
ステツプのシフトパルス発生動作を必要とし、合計６３
　［ｔｎｓｅｃ　〕の時間かかかることを意味する。

第３図は運動方程式から得た計算結果とＲ’ＡＭ３にセ
ットされる時間データおよび回数データとの対応を示し
たものである。尚同図において、シフトパルス周期が５
０００［μｓｅｃ］（第１ステツプ）とは、第１全回の
シフトパルスと第２弁口のシフトパルスとの時間間隔が
５０００［１：μｓｅｃ　〕であることを意味し、また
Σ（か８　［ｍ５ｅｃ　〕（第２ステップ）とはモータ
速度か５ｏｏｃｒ、ｐ、ｓ：］に達する第２ステツプの
完了まで８〔ｍ、ｓｅｃ：］の時間を要することを意味
する。

本発明は、かかるシフトパルス周期の各計算値から、コ
ンピュータ動作の追従可能時間（本実施例では２　（ｍ
ｓｅｃ：）　）を考慮して、各計算値と近似する設定値
を求め、更に同一データ値にかかる設定値を束ねて、メ
モリ設定用の時間データと回数データとを得るようにし
ている。例えば第３．第４ステツプのシフトパルス周期
は、その計算値が夫々２０００［μｓｅｃ〕、１６００
　〔μ５ｅｃ）であるが、これらを同一データ値の１８
００［：μＳｅＣ〕に近似することｉｎ　ヨリ、時間デ
ータとして１８００（Ｐｓｅｃ］、回数データとして２
〔回〕を得る。斯くてＣＰ　Ｕ　１は第２ステップ完了
時に第３．第４ステツラ°にかがる時間データと回数デ
ータとをＲＡ　Ｍ　３より読み出した後は、追従可能時
間２〔ｍ５ｅＣ〕より大きい１８００Ｘ２＝３６００１
１７ＡＳｅＣ〕経過後の第４ステップ完了時につきのデ
ータの読出しを実行することになる。

第４図は、タイマＬＳＩ（例えばインテル社製、製品番
号８２５３）を用いた信号発生手段４の具体回路例を示
す。

図示例のタイマＬ　Ｓ　’Ｉ’　５は、計数機能をもつ
複数個のチャネル（図中、ＣＨｌ　、　ＣＨ２、ＣＨ３
で示す）を具備し、第１チヤネルＣＨ１には時間データ
が、第２チヤネルＣＨ２には回数データが夫々セットさ
れる。第１チヤネルＣＨＩの端子ＣＬＫσには最小時間
単位（周期２０〔μｓｅｃ：］　）の基本クロックが入
力され、このクワツクを計数して時間データに相当する
時間が経過したとき、端子ＯＵＴΩよりシフトパルス（
第５図（１）に示す）が出力される。このシフトパルス
はパルスモータ駆動回路ｓへ送られると共に、第２チヤ
ネルＣＨ２の端子ＣＬＫ１に入力される。この第２チャ
ネルａ−ｔ２は回数データに相当する個数のシフトパル
スを計数したとき、端子０ＵＴｌから割込発生用フリッ
プ・フロップ７のＴ入力端子に対し出。

力信号ｉを出力する。このフリップ・フロップ７のＤ入
力端子には割込許可用フリップ・フロップ８から割込許
可信号が入力され、前記出力信号ｉの入力かあると、ｑ
出力端子よりＣＰＬＪｌに対しデータ読出しの割込要求
（第５図（２）に示す）を出す。尚図中、論理回路９は
フリップ・フロップ７をリセットする回路であり、フリ
ップ・フロップ７は電源投入等に基つくリセット信号若
しくはｃｐｕｌが割込を認識したときに発する割込リセ
ットによりリセットされる。

然してタイマＬＳＩ５は時間データに相当する周期をも
って、而も回数データに相当する回数だけシフトパルス
を繰り返し送出して、パルスモータ駆動回路５の駆動を
制御する。

またタイマＬＳＩの出力信号ｉに基つきフリップ・フロ
ップ７がＣＰＵＩに対し割込要求を出力したとき、ＣＰ
ＵＩはつぎの時間データおよび回数データをＲＡＭ３よ
り読み出してタイマＬＳＩ５の各チャネルＣＨ１、Ｃｌ
−１２にセットし、これによりタイマＬＳＩ５は上記と
同様、つきのシフトパルスの送出等の動作を実行する。

【図面の簡単な説明】

第１図は本発明にかかるパルスモータ制御装置の基本構
成を示すブロック図、第２図は時間経過に対するモータ
速度の上昇特性を示す図、第３図はメモリ設定データと
計算値データとの対応関係を示す図、第４図は信号発生
手段の具体回路例を示す電気回路図、第５図は第４図に
示す回路のタイミングチャート、第６図はシフトパルス
周期とモータ速度との関係を示す図である。 １・・・・・・にＰＵ　　　　３・・・・・・ＲＡＭ４
・・・・・・信号発生手段 ５・・・・・・パルスモータ駆ｌ助回路特許出願人　　
立石電機株式会社 昔／口 （１）ジットパルス （２）４用と平木 分ｅロコ 昔Ｉ口 ］ 」 −スＡＡ

Claims (1)

【特許請求の範囲】
1. パルスモークを駆動制御するシフトパルスの送出周期を
   モータ速度に応じて段階的に変化さぜるパルスモータ制
   御装置であって、前記シフトパルスの各送出周期を複数
   個毎に同一データ値に近似した時間データと同一データ
   値にかかる時間データの個数を規定する回数データとを
   ストアする記憶手段と、時間データに相当する時間経過
   毎にシフトパルスを繰返し出力すると共ｌこ回数データ
   に相当する個数のシフトパルスが送出されたときデータ
   読出し要求を出力する信号発生手段と、データ読出し要
   求を受けて記憶手段からつぎの時間データおよび回数デ
   ータを読み出して信号発生手段にセットする制御処理手
   段とから成るパルスモータ制御装置。