JPS59151206A - 模擬プロセス入出力試験装置 - Google Patents
模擬プロセス入出力試験装置Info
- Publication number
- JPS59151206A JPS59151206A JP58025592A JP2559283A JPS59151206A JP S59151206 A JPS59151206 A JP S59151206A JP 58025592 A JP58025592 A JP 58025592A JP 2559283 A JP2559283 A JP 2559283A JP S59151206 A JPS59151206 A JP S59151206A
- Authority
- JP
- Japan
- Prior art keywords
- process input
- input
- output
- data
- output device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Preventing errors by testing or debugging software
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Testing And Monitoring For Control Systems (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、模擬的にプロセス入出力処理を実行し、プ
ログラムの試験をする試験装置に関する。
ログラムの試験をする試験装置に関する。
従来、この種の装置として第１図に示″ｆものがあった
。図において、１は算術及び論理演算処理てる中央処理
装置（ＣＰＵ）、２はＣＰＬＩに対して模擬的なプロセ
ス入力ＰＩを与え、かつこれエリ出力される模擬的なプ
ロセス出力ＰＯな受は取る模擬プロセス入出力装置（イ
メージＩ１０人力装置）である。
。図において、１は算術及び論理演算処理てる中央処理
装置（ＣＰＵ）、２はＣＰＬＩに対して模擬的なプロセ
ス入力ＰＩを与え、かつこれエリ出力される模擬的なプ
ロセス出力ＰＯな受は取る模擬プロセス入出力装置（イ
メージＩ１０人力装置）である。
次に動作について説明する。試験者は図示なしのスイッ
チにエリプロセス入力ＰＩを設定し、これを模擬プロセ
ス入出力装置２を介してＣＰｔＪｌに渡す。ＣＰＵ１は
、これによって受は取ったプロセス人力ＰＩをデパック
されるべきプログラムにエリ処理し、（の結果をプロセ
ス出力ＰＯによって模擬プロセス入出力装置２にｇ−ｆ
。模擬プロセス入出力装置２は受は収ったプロセス出力
ＰＯの内容を図示なしの表示器に表示てる。試験者は、
先に設定したプロセス人力ＰＩに対するプロセス出力Ｐ
Ｏの表示力）らプログラムのバグを発見し。
チにエリプロセス入力ＰＩを設定し、これを模擬プロセ
ス入出力装置２を介してＣＰｔＪｌに渡す。ＣＰＵ１は
、これによって受は取ったプロセス人力ＰＩをデパック
されるべきプログラムにエリ処理し、（の結果をプロセ
ス出力ＰＯによって模擬プロセス入出力装置２にｇ−ｆ
。模擬プロセス入出力装置２は受は収ったプロセス出力
ＰＯの内容を図示なしの表示器に表示てる。試験者は、
先に設定したプロセス人力ＰＩに対するプロセス出力Ｐ
Ｏの表示力）らプログラムのバグを発見し。
そのデパックを央２１１ｉ！ｉ′ｆる。
従来の試験装置は５以上のように構成されているので、
多数のプロセス入力を実行すると、操作が煩雑になり、
試験者の操作誤りを多くシ、デバッグ作業に時間がかか
る欠点があった。
多数のプロセス入力を実行すると、操作が煩雑になり、
試験者の操作誤りを多くシ、デバッグ作業に時間がかか
る欠点があった。
この発明は、上記の工うな従来のものの欠点を除去する
ためになされたもので、デバッグ作業に必要な一連のプ
ロセス入力のデータ及びこのデータな軟み出Ｔｙｃめの
プログラムな予めメモリに記憶しておき、このメモリか
ら読み出したデータに基づき１発生したプロセス入力を
逐次ＣＰＵに入力することにエリ、デバッグ作業の効率
を亮めることかできる模擬入出力試験装置を傍供するこ
とを目的とする。
ためになされたもので、デバッグ作業に必要な一連のプ
ロセス入力のデータ及びこのデータな軟み出Ｔｙｃめの
プログラムな予めメモリに記憶しておき、このメモリか
ら読み出したデータに基づき１発生したプロセス入力を
逐次ＣＰＵに入力することにエリ、デバッグ作業の効率
を亮めることかできる模擬入出力試験装置を傍供するこ
とを目的とする。
以下、この発明の一実施例を図について説明する。第２
図において、３はメモリを備え、模擬プロセス入出力装
置η２を介してＣＰＵ１に対して逐次プロセス入力ＰＩ
を入力するために心安なデータを記憶し、７Ｊ）つこの
データの出刃をさせるためのプログラムを記憶したプロ
グラミング装置、４はプログラミング装置３にデータ及
びプログラムを設定Ｔる入出力装置である。
図において、３はメモリを備え、模擬プロセス入出力装
置η２を介してＣＰＵ１に対して逐次プロセス入力ＰＩ
を入力するために心安なデータを記憶し、７Ｊ）つこの
データの出刃をさせるためのプログラムを記憶したプロ
グラミング装置、４はプログラミング装置３にデータ及
びプログラムを設定Ｔる入出力装置である。
法に動作について説明する。試験者は１ず入出力装置４
を弁してプログラミング装置３にプロセス△刀ＰＩに心
安なデータ及びプログラムを１き込む。法にプログラミ
ング装置３を起動し、Ｊｃのプログラムに従い、所定の
順序でＩｌ！ｌｖ、プロセス入力用のデータを読み出し
、模擬プロセス入出力装置２に渡す。これに応答して模
擬プロセス入出力装置２はＣＰＵ １にプロセス人力Ｐ
Ｉを逐ぴ送り込み、かつＣＰＵ１からのプロセス出力Ｐ
Ｏを受は取る。即ち、ＣＰＵＩはプログラミング装置３
の制御にエリ所定１１１１序で、操作誤り等を介在させ
ることにエリ処理の進行を停滞させｉ ＩＪ Ｔること
すく、シミュレーション・ベースでデバッグ作業を実行
する。
を弁してプログラミング装置３にプロセス△刀ＰＩに心
安なデータ及びプログラムを１き込む。法にプログラミ
ング装置３を起動し、Ｊｃのプログラムに従い、所定の
順序でＩｌ！ｌｖ、プロセス入力用のデータを読み出し
、模擬プロセス入出力装置２に渡す。これに応答して模
擬プロセス入出力装置２はＣＰＵ １にプロセス人力Ｐ
Ｉを逐ぴ送り込み、かつＣＰＵ１からのプロセス出力Ｐ
Ｏを受は取る。即ち、ＣＰＵＩはプログラミング装置３
の制御にエリ所定１１１１序で、操作誤り等を介在させ
ることにエリ処理の進行を停滞させｉ ＩＪ Ｔること
すく、シミュレーション・ベースでデバッグ作業を実行
する。
なお、プログ２ミング装置３のメモリは、磁気データで
あってもよく、これに記憶したプログラムをも試験で反
後的に用いてもよい。
あってもよく、これに記憶したプログラムをも試験で反
後的に用いてもよい。
以上のＬうに、この発明によれば、プロセス人力の発生
を所定の順序で逐次行なうように構成したので、デバッ
グ作業の効充が高められ、（のために占有てるＣＰＵの
稼動時間も短縮できる効果がある。
を所定の順序で逐次行なうように構成したので、デバッ
グ作業の効充が高められ、（のために占有てるＣＰＵの
稼動時間も短縮できる効果がある。
第１図は従来の試験装置のブロック図、第２図はこの発
明の一実施例による模擬入出力試験装置のブロック図で
ある。 １・・−中央処理装置（ＣＰＵ）、２・・・模擬プロセ
ス入出力装置、３・・・プログラミング装置、４・・・
入出力装置。なお１図中、同−袴号は同一部分を示す。 代理人 葛 野 信 −（ほか１名）第 １ 図 ［−−■
明の一実施例による模擬入出力試験装置のブロック図で
ある。 １・・−中央処理装置（ＣＰＵ）、２・・・模擬プロセ
ス入出力装置、３・・・プログラミング装置、４・・・
入出力装置。なお１図中、同−袴号は同一部分を示す。 代理人 葛 野 信 −（ほか１名）第 １ 図 ［−−■
Claims (1)
- プロセス入力に応答して所定のプログラムを実行する中
央処理装置に上記プロセス入力を供給する模擬プロセス
入出力装置と、上記模擬プロセス入出力装置に上記プロ
セス入力を発生させるためのデータを記憶し、刀・つ所
定の順序で逐次供給するプログラミング装置と、このプ
ログラム装置に上記データを設定する入出力装置とを備
えた模擬プロセス入出力試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58025592A JPS59151206A (ja) | 1983-02-16 | 1983-02-16 | 模擬プロセス入出力試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58025592A JPS59151206A (ja) | 1983-02-16 | 1983-02-16 | 模擬プロセス入出力試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59151206A true JPS59151206A (ja) | 1984-08-29 |
Family
ID=12170173
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58025592A Pending JPS59151206A (ja) | 1983-02-16 | 1983-02-16 | 模擬プロセス入出力試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59151206A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61267802A (ja) * | 1985-05-23 | 1986-11-27 | Toshiba Corp | シミユレ−シヨンデ−タの自動設定方法 |
-
1983
- 1983-02-16 JP JP58025592A patent/JPS59151206A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61267802A (ja) * | 1985-05-23 | 1986-11-27 | Toshiba Corp | シミユレ−シヨンデ−タの自動設定方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS59151206A (ja) | 模擬プロセス入出力試験装置 | |
| EP0782074B1 (en) | Game apparatus and method for debugging game program | |
| CN112527571A (zh) | 一种cpu指令集覆盖率计算方法及装置 | |
| JPS6381505A (ja) | シ−ケンサシユミレ−タ | |
| JPS63300330A (ja) | ファ−ムウェアのデバッグ方法 | |
| JP2924392B2 (ja) | マイクロコンピュータシステム | |
| JPS58121461A (ja) | 診断プログラムのデバツグ装置 | |
| JPS6177942A (ja) | マイクロプログラム制御装置 | |
| JPH0233178B2 (ja) | ||
| JPH0352038A (ja) | デバッグ装置 | |
| Okamoto et al. | Methodologies in development and testing of the dataflow machine EM-4 | |
| Harding et al. | The M7-A computer for on-line track-finding | |
| JPS63157244A (ja) | 周辺装置試験プログラムデバグ方式 | |
| Tesink et al. | Digital hardware design and test method | |
| JPS58214907A (ja) | シ−ケンス制御装置 | |
| JPH01292445A (ja) | ファームウェアデバッグ方式 | |
| JPH03266142A (ja) | ソフトウエアシミュレータ | |
| JPH04369044A (ja) | コンピュータ用テスト装置 | |
| JPS6143351A (ja) | 電子計算機試験システム | |
| JPS62210551A (ja) | マイクロプログラム追跡装置 | |
| JPH05108401A (ja) | テストパターン生成方法 | |
| JPH10154084A (ja) | 命令シミュレーション方法および命令シミュレーションシステム | |
| JPS61292757A (ja) | マイクロプログラム制御装置のトレ−ス方式 | |
| JPH02183346A (ja) | 擬障発生方式 | |
| JPH03102540A (ja) | シミュレータにおけるデバッグ方式 |