JPS6143351A - 電子計算機試験システム - Google Patents
電子計算機試験システムInfo
- Publication number
- JPS6143351A JPS6143351A JP59164632A JP16463284A JPS6143351A JP S6143351 A JPS6143351 A JP S6143351A JP 59164632 A JP59164632 A JP 59164632A JP 16463284 A JP16463284 A JP 16463284A JP S6143351 A JPS6143351 A JP S6143351A
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- JP
- Japan
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- test
- instruction
- test instruction
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は電子計Ｘａ試験システム、特にベクトルプロセ
ッサ等のような大規模電子計算機システムの試験におい
て、エラーとならたテスト命令を自動的に検出し指摘す
る電子計′Ｘ機試験システム。
ッサ等のような大規模電子計算機システムの試験におい
て、エラーとならたテスト命令を自動的に検出し指摘す
る電子計′Ｘ機試験システム。
に関するものである。
一般的な電子計算機システムにおける機能の正常性を確
認する試験システムでは、１つのテスト入力データ（一
般には命令コードとオペランドデータからなる命令であ
り、以下「テスト命令」という）に１つの期待値、即ち
、上記テスト命令が正常に実行し終わったときの処理結
果を持っている。そして、ｌテスト命令と１期待値の総
称を１テストデータと呼ぶ。
認する試験システムでは、１つのテスト入力データ（一
般には命令コードとオペランドデータからなる命令であ
り、以下「テスト命令」という）に１つの期待値、即ち
、上記テスト命令が正常に実行し終わったときの処理結
果を持っている。そして、ｌテスト命令と１期待値の総
称を１テストデータと呼ぶ。
しかし、ベクトルプロセッサのような大規模な電子計算
機システムの試験では、条里のテスト命令が必要なため
、テスト命令毎に期待値を持つことはテストデータ量や
試験時間の増となり、得策ではない。
機システムの試験では、条里のテスト命令が必要なため
、テスト命令毎に期待値を持つことはテストデータ量や
試験時間の増となり、得策ではない。
このため、順序関係をもつテスト命令の集合であるテス
ト命令列に対して、１つの期待値をもたせ、これを１テ
ストデータとしている。このときの期待値はテスト命令
列が正常に実行されたときの最終処理結果である。
ト命令列に対して、１つの期待値をもたせ、これを１テ
ストデータとしている。このときの期待値はテスト命令
列が正常に実行されたときの最終処理結果である。
第４図は従来の試験システムの構成例、第５図は第４図
図示従来例による試験処理説明図を示す。
図示従来例による試験処理説明図を示す。
従来の試験方式では、第５図図示の如く処理することに
よって、各テスト命令列Ａ−Ｚを試験対象袋ｚｉｏｏ上
で実行して、該装置の正常性を確認している。各テスト
命令列実行の処理結果とその期待値と°を比較し、不一
致であれば、そのテスト命令列内のテスト命令にエラー
が生じていることになる。あるテスト命令列の実行結果
に異常が検出されたならば、そのテスト命令列内のどの
テスト命令でエラーとなったのかを人手によって調べる
。
よって、各テスト命令列Ａ−Ｚを試験対象袋ｚｉｏｏ上
で実行して、該装置の正常性を確認している。各テスト
命令列実行の処理結果とその期待値と°を比較し、不一
致であれば、そのテスト命令列内のテスト命令にエラー
が生じていることになる。あるテスト命令列の実行結果
に異常が検出されたならば、そのテスト命令列内のどの
テスト命令でエラーとなったのかを人手によって調べる
。
このような従来の方式により、エラーとなったテスト命
令を判別するには、アセンブルリストを参照したり、異
常結果となったテスト命令列を複数回実行したり、パッ
チして命令およびデータを変更したりする必要があった
。また３人手によって調べるため、多くの調査時間を要
したり、調査′結果も調査者のスキルに左右さ糺るとい
う欠点もあった。
令を判別するには、アセンブルリストを参照したり、異
常結果となったテスト命令列を複数回実行したり、パッ
チして命令およびデータを変更したりする必要があった
。また３人手によって調べるため、多くの調査時間を要
したり、調査′結果も調査者のスキルに左右さ糺るとい
う欠点もあった。
本発明は上記問題点の解決を図り、テスト命令列の実行
で異常を検出した場合に、エラーとなったテスト命令を
自動的に判別できるようにして。
で異常を検出した場合に、エラーとなったテスト命令を
自動的に判別できるようにして。
試験時間の短、い８人手による調査が不要な試験システ
ムを提供するものである。この目的は、試験システム内
に試験対象装置の個々の命令仕様を満足するソフトシミ
ュレータを設け、異常を検出したテスト命令列を試験対
象装置とソフトシミュレータの両方に与え、１テスト命
令毎の両者の実行結果を比較し、不一致となったテスト
命令に関するデータを出力するように構成することによ
って達成される。即ち３本発明の電子計算機試験システ
ムは、順序関係゛を有するテスト命令列単位に該テスト
命令列による処理結果の期待値をもつテストデータを備
えた電子計算機試験システムにおいて、試験システム内
に試験対象装置の個々の命令仕様を満足する複数の代替
命令群からなるソフトシミュレータを備えると共に、試
験の実行に際し上記テスト命令列の実行において上記試
験対象装置の異常を検出したときその異常を検出したテ
スト命令列を上記試験対象装置と上記ソフトシミュレー
タとの両方に与える手段と、各テスト命令毎に上記試験
対象装置および上記ソフトシミュレータの実行結果を比
較することによって当該テスト命令列内のどのテスト命
令で異常を検出したかを解析する手段とを備えているこ
とを特徴としている。以下図面を参照しつつ、実施例に
従って説明する。
ムを提供するものである。この目的は、試験システム内
に試験対象装置の個々の命令仕様を満足するソフトシミ
ュレータを設け、異常を検出したテスト命令列を試験対
象装置とソフトシミュレータの両方に与え、１テスト命
令毎の両者の実行結果を比較し、不一致となったテスト
命令に関するデータを出力するように構成することによ
って達成される。即ち３本発明の電子計算機試験システ
ムは、順序関係゛を有するテスト命令列単位に該テスト
命令列による処理結果の期待値をもつテストデータを備
えた電子計算機試験システムにおいて、試験システム内
に試験対象装置の個々の命令仕様を満足する複数の代替
命令群からなるソフトシミュレータを備えると共に、試
験の実行に際し上記テスト命令列の実行において上記試
験対象装置の異常を検出したときその異常を検出したテ
スト命令列を上記試験対象装置と上記ソフトシミュレー
タとの両方に与える手段と、各テスト命令毎に上記試験
対象装置および上記ソフトシミュレータの実行結果を比
較することによって当該テスト命令列内のどのテスト命
令で異常を検出したかを解析する手段とを備えているこ
とを特徴としている。以下図面を参照しつつ、実施例に
従って説明する。
第１図は本発明による試験システムの一実施例構成、第
２図は第１図図示実施例による処理説明図、第、３図は
エラー解析処理部の処理説明図を示す。
２図は第１図図示実施例による処理説明図、第、３図は
エラー解析処理部の処理説明図を示す。
本実施例における試験対象装置は、ベクトルプロセッサ
１である。ベクトルプロセッサ１は、一般命令を処理す
るスカラユニット２とベクトル命令を処理するベクトル
ユニット３とから成る。
１である。ベクトルプロセッサ１は、一般命令を処理す
るスカラユニット２とベクトル命令を処理するベクトル
ユニット３とから成る。
本実施例では、スカラユニット°２の試験は一般的な試
験方式により行い、ベクトルユニット３の試験を本発明
による試験方式に基づいて行っている。従って、スカラ
ユニットの試験については説明を省略する。
験方式により行い、ベクトルユニット３の試験を本発明
による試験方式に基づいて行っている。従って、スカラ
ユニットの試験については説明を省略する。
第１図に示すように、試験システム４は、制御部６．テ
ストデータ部５およびソフトシミユレータ部１２から構
成される。試験システム４は、ベクトルプロセッサ１が
動作するにあたって、主記憶上にＩＰＬロードされるデ
ータおよび命令群の集合であると考えてよい。
ストデータ部５およびソフトシミユレータ部１２から構
成される。試験システム４は、ベクトルプロセッサ１が
動作するにあたって、主記憶上にＩＰＬロードされるデ
ータおよび命令群の集合であると考えてよい。
制御部６はテストデータの実行を制御するもので、初期
設定部７．テスト実行部８．テスト結果の判定機能をも
つテスト結果判定部９．エラー検出キー１０．エラー解
析処理部１１を有する。初期設定部７は、テストの実行
を行うための各種しジスタの設定、メモリ定数の設定等
、試験環境の初期設定を処理するものである。
設定部７．テスト実行部８．テスト結果の判定機能をも
つテスト結果判定部９．エラー検出キー１０．エラー解
析処理部１１を有する。初期設定部７は、テストの実行
を行うための各種しジスタの設定、メモリ定数の設定等
、試験環境の初期設定を処理するものである。
テスト実行部８は、テスト命令列Ａ−Ｚの実行を順次処
理する。テスト結果判定部９は、テスト実行部８にて実
行されたテスト命令列Ａ−Ｚの実行結果と、あらかじめ
作成されている期待値？Ａ〜ＰＺとの比較を行い、不一
致が生じたとき、異常を検出するものである。エラー解
析処理部１１は、異常が検出されたテスト命令列のどの
テスト命令が異常の原因となったかを解析する処理を実
行するものである。
理する。テスト結果判定部９は、テスト実行部８にて実
行されたテスト命令列Ａ−Ｚの実行結果と、あらかじめ
作成されている期待値？Ａ〜ＰＺとの比較を行い、不一
致が生じたとき、異常を検出するものである。エラー解
析処理部１１は、異常が検出されたテスト命令列のどの
テスト命令が異常の原因となったかを解析する処理を実
行するものである。
テストデータ部５は、ベクトルユニット３の演算処理機
能゛の正常性を確認するためのテスト命令列Ａ−Ｚおよ
び期待値ＰＡ−ＰＺの各々からなるテストデータＴＡ−
ＴＺの集合である０例えば。
能゛の正常性を確認するためのテスト命令列Ａ−Ｚおよ
び期待値ＰＡ−ＰＺの各々からなるテストデータＴＡ−
ＴＺの集合である０例えば。
テスト命令列Ａは、一連のテスト命令Ａ１〜Ａｆｉから
なる。エラー検出キー１０は、異常検出時にオンにする
処理制御用のフラグである。
なる。エラー検出キー１０は、異常検出時にオンにする
処理制御用のフラグである。
ソフトシミユレータ部１２は、ベクトル命令をソフト的
に擬似するプログラム、即ち各ベクトル命令対応の処理
ルーチン１３８〜１３２より成り立っており、ベクトル
命令の論理仕様を満足させるものである。例えば、配列
データの加算を実行するベクトル命令は、加算のスカラ
命令をループして実行さ・ｕｏることにより擬似する。
に擬似するプログラム、即ち各ベクトル命令対応の処理
ルーチン１３８〜１３２より成り立っており、ベクトル
命令の論理仕様を満足させるものである。例えば、配列
データの加算を実行するベクトル命令は、加算のスカラ
命令をループして実行さ・ｕｏることにより擬似する。
次に、第２図に従って第１図図示実施例による処理につ
いて説明する。
いて説明する。
まず、試験が開始されると、第２図図示処理２０により
、実行すべきテストデータを選択する。
、実行すべきテストデータを選択する。
このテストデータは、テストデータＴＡからテストデー
タＴＺまで、順次１つずつ選択されていくようになって
いる０次に、処理２１により異常を検出したかどうかを
判定するエラー検出キー１０を初期化、即ち異常を検出
していない状態にする。
タＴＺまで、順次１つずつ選択されていくようになって
いる０次に、処理２１により異常を検出したかどうかを
判定するエラー検出キー１０を初期化、即ち異常を検出
していない状態にする。
そして処理２２によって、エラー検出キー１０がセット
されているか否かを判別し、セットされていなければ、
処理２３により、ベクトルユニット３にテスト命令列を
与えて、それを実行する。なお、最初にエラー検出キー
ｌＯが必ず初期化されるので、最初のテスト命令列は必
ず実行されることになる。
されているか否かを判別し、セットされていなければ、
処理２３により、ベクトルユニット３にテスト命令列を
与えて、それを実行する。なお、最初にエラー検出キー
ｌＯが必ず初期化されるので、最初のテスト命令列は必
ず実行されることになる。
その後、処理２４によって、テスト命令列を実行した結
果と期待値との比較を行う。比較の結果。
果と期待値との比較を行う。比較の結果。
異常を検出しなければ２次のテストデータを選択する。
比較の結果、異常を検出したならば、エラー検出キーを
セットし、エラー解析処理へ移行する。
セットし、エラー解析処理へ移行する。
次に、エラー解析処理部１１による処理の詳細を第３図
に従って説明する。
に従って説明する。
エラー解析処理部１１は、まず第３図図示処理３０によ
り、異常を検出したテスト命令列内の最初のテスト命令
を選択する。そして、その命令がベクトル命令であるか
、スカラ命令であるかを。
り、異常を検出したテスト命令列内の最初のテスト命令
を選択する。そして、その命令がベクトル命令であるか
、スカラ命令であるかを。
処理３１により判定する。スカラ命令である場合には、
シミュレーションの対象としていないので。
シミュレーションの対象としていないので。
処理３２により、スカラユニットでテスト命令を実行す
る。そして、指定されたテスト命令列の全テスト命令に
ついての処理が終了したか否かを処理３３により判定し
、まだ終了していない場合には、処理３０に制御を戻し
１次のテスト命令を選択する。
る。そして、指定されたテスト命令列の全テスト命令に
ついての処理が終了したか否かを処理３３により判定し
、まだ終了していない場合には、処理３０に制御を戻し
１次のテスト命令を選択する。
処理３１により判定した結果、選択した命令がベクトル
命令であるとき、処理３４により、実行モードを設定す
る。実行モードには、シミュレートモードと装置モード
とがあり、これらのモードは交互に設定される。換言す
れば、１つのテスト命令は、最初、”シミュレートモー
ドで実行され。
命令であるとき、処理３４により、実行モードを設定す
る。実行モードには、シミュレートモードと装置モード
とがあり、これらのモードは交互に設定される。換言す
れば、１つのテスト命令は、最初、”シミュレートモー
ドで実行され。
次に、装置モードで実行されるようになってしする。
処理３５によりモードを判定した結果、実行モードがシ
ミュレートモードであるときには、処理３６により、第
１図図示ソフトシミュレータ部１２へ制御を移して、テ
スト命令列位 トル命令の処理ルーチン１３ａ、１３ｂ、・・・の１つ
により、ベクトル命令のシミュレーションヲ行う、そし
て、処理３７によりその実行結果を作業領域に格納して
おく。次に処理３８により９両モードによる実行が終了
したか否かを判定するが。
ミュレートモードであるときには、処理３６により、第
１図図示ソフトシミュレータ部１２へ制御を移して、テ
スト命令列位 トル命令の処理ルーチン１３ａ、１３ｂ、・・・の１つ
により、ベクトル命令のシミュレーションヲ行う、そし
て、処理３７によりその実行結果を作業領域に格納して
おく。次に処理３８により９両モードによる実行が終了
したか否かを判定するが。
この場合、まだ終了していないので処理３４へ制御を戻
し、実行モードを装置モードに切り換える。
し、実行モードを装置モードに切り換える。
処理３５によりモードを判定した結果、実行モ−ドが装
置モードであるとき、処理３９により。
置モードであるとき、処理３９により。
当該テスト命令をベクトルユニット３上でそのまま実行
する。そして、処理４０により、実行結果を格納する。
する。そして、処理４０により、実行結果を格納する。
処理３８による判定では１両モードにおける実行が終了
しているので、処理４１へ制御が移行する。
しているので、処理４１へ制御が移行する。
処理４１では、シミュレートモードによる実行結果と、
装置モードによる実行結果とを比較し。
装置モードによる実行結果とを比較し。
処理４２により、結果が一致するか否かを判定する。実
行結果が一致する場合には、命令の実行が正常になされ
ていることになるので、処理３３の判定へ制御を移し１
次のテスト命令の実行または解析処理の終了処理を行う
。処理４２の判定により、シミュレートモードと装置モ
ードとの実行結果に不一致が検出された場合には、ベク
トルユニットにおける命令実行に異常があると考えられ
るので、処理４３により、当該テスト命令および比較結
果を、プリンタまたはディスプレイその他の出力装置に
出力する。以上の、処理を全テスト命令について繰り返
すことにより、テスト命令列内のどのナス１−命令が正
常に実行されないかについて。
行結果が一致する場合には、命令の実行が正常になされ
ていることになるので、処理３３の判定へ制御を移し１
次のテスト命令の実行または解析処理の終了処理を行う
。処理４２の判定により、シミュレートモードと装置モ
ードとの実行結果に不一致が検出された場合には、ベク
トルユニットにおける命令実行に異常があると考えられ
るので、処理４３により、当該テスト命令および比較結
果を、プリンタまたはディスプレイその他の出力装置に
出力する。以上の、処理を全テスト命令について繰り返
すことにより、テスト命令列内のどのナス１−命令が正
常に実行されないかについて。
直ちに認知できることとなる。
なお、上記処理において、実行モードを設定してベクト
ル命令をソフトシミユレータ部１２で処理するとき１例
えば、ベクトルプロセッサ１の制御部レジスタのベクト
ルプロセンサ・バリッド・ビットをオフにし、プログラ
ム例外割込みが、ベクトル命令を実行することにより生
じることを利用することによって、シミュレートを行う
スカシ命令群へ制御を渡すようにすることができる。こ
の場合、スカラ命令については、プロゲラ上例外割込み
が生じないので、実質的に装置モードで実行が行われる
ことになり、第３図図示処理３１の判定処理を設ける必
要はない。
ル命令をソフトシミユレータ部１２で処理するとき１例
えば、ベクトルプロセッサ１の制御部レジスタのベクト
ルプロセンサ・バリッド・ビットをオフにし、プログラ
ム例外割込みが、ベクトル命令を実行することにより生
じることを利用することによって、シミュレートを行う
スカシ命令群へ制御を渡すようにすることができる。こ
の場合、スカラ命令については、プロゲラ上例外割込み
が生じないので、実質的に装置モードで実行が行われる
ことになり、第３図図示処理３１の判定処理を設ける必
要はない。
以上説明した如く１本発明によれば、テスト命令列の中
で異常が生じたテスト命令について１人手による調査が
不要となる。従って０人手によって生じる調査ミスがな
くなると共に、総合的な試験時間が大幅に短縮され、信
頼性が高く、効率のよい試験を行うことができるように
なる。
で異常が生じたテスト命令について１人手による調査が
不要となる。従って０人手によって生じる調査ミスがな
くなると共に、総合的な試験時間が大幅に短縮され、信
頼性が高く、効率のよい試験を行うことができるように
なる。
第１図は本発明による試験システムの一実施例構成、第
２図は第１図図示実施例による処理説明図、第３図はエ
ラー解析処理部の処理説明図、第４図は従来の試験シス
テムの構成例、第５図は第４図図示従来例による試験処
理説明図を示す。 図中、１はベクトルプロセッサ、２はスカラユニット、
３はベクトルユニット ４は試験システム、５はテスト
データ部、６は制御部、１２はソフトシミユレータ部を
表す。 特許出願人 富士通株式会社 代理人弁理士 長谷用 文廣（外１名）第 ２ 図 第 ３１２） 第４図 第 ５ 図
２図は第１図図示実施例による処理説明図、第３図はエ
ラー解析処理部の処理説明図、第４図は従来の試験シス
テムの構成例、第５図は第４図図示従来例による試験処
理説明図を示す。 図中、１はベクトルプロセッサ、２はスカラユニット、
３はベクトルユニット ４は試験システム、５はテスト
データ部、６は制御部、１２はソフトシミユレータ部を
表す。 特許出願人 富士通株式会社 代理人弁理士 長谷用 文廣（外１名）第 ２ 図 第 ３１２） 第４図 第 ５ 図
Claims (1)
- 順序関係を有するテスト命令列単位に該テスト命令列に
よる処理結果の期待値をもつテストデータを備えた電子
計算機試験システムにおいて、試験システム内に試験対
象装置の個々の命令仕様を満足する複数の代替命令群か
らなるソフトシミュレータを備えると共に、試験の実行
に際し上記テスト命令列の実行において上記試験対象装
置の異常を検出したときその異常を検出したテスト命令
列を上記試験対象装置と上記ソフトシミュレータとの両
方に与える手段と、各テスト命令毎に上記試験対象装置
および上記ソフトシミュレータの実行結果を比較するこ
とによって当該テスト命令列内のどのテスト命令で異常
を検出したかを解析する手段とを備えていることを特徴
とする電子計算機試験システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59164632A JPS6143351A (ja) | 1984-08-06 | 1984-08-06 | 電子計算機試験システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59164632A JPS6143351A (ja) | 1984-08-06 | 1984-08-06 | 電子計算機試験システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6143351A true JPS6143351A (ja) | 1986-03-01 |
| JPH0135370B2 JPH0135370B2 (ja) | 1989-07-25 |
Family
ID=15796887
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59164632A Granted JPS6143351A (ja) | 1984-08-06 | 1984-08-06 | 電子計算機試験システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6143351A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50116150A (ja) * | 1974-02-19 | 1975-09-11 | ||
| JPS51148178A (en) * | 1975-06-16 | 1976-12-20 | Toyoda Mach Works Ltd | A trouble diagnosis system |
| JPS53119642A (en) * | 1977-03-29 | 1978-10-19 | Fujitsu Ltd | Testing equipment for logic circuit |
-
1984
- 1984-08-06 JP JP59164632A patent/JPS6143351A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50116150A (ja) * | 1974-02-19 | 1975-09-11 | ||
| JPS51148178A (en) * | 1975-06-16 | 1976-12-20 | Toyoda Mach Works Ltd | A trouble diagnosis system |
| JPS53119642A (en) * | 1977-03-29 | 1978-10-19 | Fujitsu Ltd | Testing equipment for logic circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0135370B2 (ja) | 1989-07-25 |
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