JPS59150347A

JPS59150347A - 電圧監視回路

Info

Publication number: JPS59150347A
Application number: JP1057483A
Authority: JP
Inventors: Shoji Munekawa; 宗川　昭司; Teruo Tobe; 戸辺　照雄
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1983-01-27
Filing date: 1983-01-27
Publication date: 1984-08-28

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（１）発明の技術分野本発明は電源電圧監視回路に関する。

（２）技術の背景例えばＩＣ−ＲＡＭを用いた計算機装置などにおいて、
電源断等によｊＤＩｃ−ＲＡＭの記憶内容の破壊が生じ
るが、記憶内容の破壊を防止するため電源を二重化する
ことが採られている。しかしながら、電源を二重化して
も尚両者の電源が喪失しＩＣ−ＲＡＭの記憶内容が破壊
されるという自体が生じる可能性がある。計算機装置に
おいては一般に電源断後、電源復帰時に破壊前の記憶内
容を修復せしめてタスクを再開させることが行なわれて
いる。か＼る観点において、電源断による記憶内容の破
壊が生じたことを正確に知ることが望まれている。

（３）従来技術と問題点例示として、計算機装置における記憶装置の電源断検出
についての従来例を第１図及び第２図を参照して述べる
。

第１図において、二重系電源の第１の電源として主電源
ユニット３及び第２の電源としての補助電源ユニット２
から複数のメモリユニット４，５から成る記憶装置に電
力が供給されている。メモリュニツ）４　、５はそれぞ
れ、揮発性記憶デバイスとしてのＩＣ−ＲＡＭ部４３，
５３、その周辺回路４４．５４、逆流防止用ダイオード
４１，４２゜５１．５２、補助電源電圧を監視する電源
異常検出部４５．５５から構成されている。以下メモリ
ユニットとしてはメモリユニット４についてのみ述べる
。

１はプロセッサであり、補助電源ユニット２の補助電源
２１の電源電圧が低下した場合電圧監視部２２からの信
号Ｓ２により補助電源ユニット２の異常を知ると同時に
、メモリユニット４側に異常が発生した場合異常を表わ
す信号Ｓ４’を論理回路６で合成した信号Ｓ６を受ける
。プロセッサ１は信号Ｓ２、が異常状態を示していても
、主電源ユニット３が正常であれば電力は供給されてお
シメモリ内容は破壊されていないのでメモリ修復動作を
行なわがい。主電源ユニット３が正常であっても、信号
Ｓ６が異常状態を示した場合にはいずれかのメモリユニ
ットに電源断が生じたととを意味しておシ、タスクを中
断し、信号Ｓ６の正常復帰後メモリ修復動作を行ないタ
スクを再起動させる。一般にＩＣ−ＲＡＭの記憶内容は
周期的Ｋ又はデマンドで磁気ドラム等の不揮発性記憶装
置に記憶させておき、メモリ修復に当っては最後の保存
′内容をＩＣ−ＲＡＭに再書込みする。

また主電源ユニット３、補助電源ユニット２の両者が断
となった場合、電源復帰時にＩＣ−ＲＡＭのメモリ修復
動作を行う必要がある。

従来、電源異常検出部４５は第２図に図示の如き回路が
用いられている。第２図において、符号２．３，４１，
４２，４３，４４，４５はそれぞれ第１図のものに対応
している。電源異常検出部４５０回路について述べると
、比較器４５１とその入力端子部における抵抗器４５２
，４５３から構成されておシ、補助電源ユニット２の電
圧を監視し、所定レベルの電圧よシ低下すると信号Ｓ４
５を周辺回路４４、又はプロセッサへ送出するようにし
ている。

上述のメモリ修復動作と第２図回路の動作形態について
述べる。主電源ユニット３が正常であるとき、補助電源
ユニット２に異常が発生した場合、周辺回路４４、プロ
セッサ１は主電源ユニット３の電源供給を受けて作動し
ておシ補助電源ユニット２の異常を知ることができる。

この場合、メモリ修復動作は不要である。ＩＣ−ＲＡＭ
部４３が主電源ユニット３から電源供給を受けておシ、
記憶内容が維持されているからである。この状態におい
て補助電源ユニット２が復帰したことを知ることができ
るが、メモリ修復動作は不要である。

しかしながら、主電源ユニット３が断状態においてさら
に補助電源ユニット２が一旦断になった後復帰し、しか
る後に主電源ユニット３も復帰した場合、ＩＣ−ＲＡＭ
の記憶内容は消去されているのであるが、第２図回路に
おいてはこの事態を検出することができない。信号８４
’に自己保持性がないからである。

従って主電源ユニット３の電源復帰時に補助電源ユニッ
ト２の電源が正常でおることのみをもってタスクを再開
した場合、上記の如く記憶内容が消去されていたら、タ
スクは全くでたら目な結果を生じさせる。一方主電源ユ
ニット３の電源復帰時に一率的にメモリ修復を行うよう
にすることは、記憶内容が維持されている場合には不必
要な処理であシ、再起動の再現性が低下するという問題
点がある。

以上計算機装置を例示して述べた従来の電源断検出回路
は、一方の電源が断の期間他方の電源が断になシ復帰し
た場合、両者の電源が断になったことを検出できないと
いう問題点がある。すなわち両電源の経時的状態を識別
できないという問題点がある。

（４）発明の目的本発明は、上記問題点を解決し、両者の電源が同時に断
になったことをも検出し得る電圧監視回路を提供するこ
とにある。

（５）発明の構成本発明においては、並列的に設けられた複数の電源ユニ
ットから電力供給されて作動する回路を具備する装置に
おいて、前記複数の電源ユニットと接地間に所定の時定
数を有する積分回路及び該積分回路と逆並列的に設けら
れたダイオードから成る回路を設け、前記複数の電源ユ
ニットから電力供給を受は前記積分回路の積分電圧に応
答して作動し自己保持するラッチ回路を設け、前記複数
の電源ユニットからの電圧が全て所定値以下となった後
前記複数の電源ユニットの少くとも１つの電圧が復帰し
たとき前記ラッチ回路を作動させ、前記複数の電源ユニ
ットの電圧が全て所定値以下になったことをラッチする
ようにしたことを特徴とする電圧監視回路が提供される
。

（６）発明の実施例本発明の一実施例について第３図を参照して述べる。

第３図において、補助電源ユニット２、主電源ユニット
３、ダイオード４１，４２、ＩＣメモリ４３、周辺回路
４４は第１図及び第２図と同じである。本発明において
は状態保持形電圧監視回路７が設けられている。電圧監
視回路７はＩＣメモリ４３と同様両者の電源ユニット２
，３に接続されておシ、その出力信号Ｓ７は周辺回路４
４、ＯＲ回路６を介してプロセッサ１に入力される。

電圧監視回路７は、抵抗器７２とキヤ・ンシタ７３から
成る積分回路と抵抗器７２と逆並列に接続されたダイオ
ード７１を有しておシ、ダイオード７１のカソードと抵
抗器７２の接続点が電源ユニット２．３０両者に接続さ
れている。キャノ４シタ７３の一端は接地されておシ、
他端とダイオード７１のアノードの接続点は状態保持形
回路としての７リツプ・フロップ７４のセット入力端子
に接続されている。７リツプ・７０ツ７″７４はＩＣメ
モリ４３と同様電源ユニット２，３から電力供給されて
いる。フリップ・７０ツブ７４のリセット端子には外部
からリセット入力が印加される。７リツグ・フロップ７
４のセット出力端子から周辺回路４４に出力信号Ｓ７が
印加される。キャパシタ７３と抵抗器７２の積分回路は
充電に対しては所定の時定数τで電源ユニット２，３の
電圧を充電するが、その放電はダイオード７１を介して
迅速に行なわれる。またフリップ・フロップ７４はキャ
パシタ７３の充電電圧Ｖｃに応答してセットされ、リセ
ット入力信号Ｓｒが印加されるまで、セット状態を保持
する。

第４図の信号特性図を参照して本発明の回路の動作を説
明する。第４図において、ｖ３は主電源ユニット３の電
圧、Ｖ２は補助電源ユニット２の電圧、■７３はキヤ・
臂シタ７３の端子電圧を示し、Ｓ７は回路７の論理出力
波形、Ｓ４は回路４４の論理出力波形を示す。Ｖ２　、
Ｖ３は正常時、電圧■であシ、キャパシタ７３は電圧Ｖ
ｃまで充電されることを示している。

説明を簡単にするため、電源ユニツ）は瞬時に断（■→
０）になり、瞬時に復帰する（０→Ｖ）場合について述
べる。

主電源ユニット１３が正常である状態において補助電源
ユニット２が電源断とｉｂ再び復帰した場合（第４図（
ａ））、積分回路のキャパシタ７３の充電電圧はＶｃの
ま＼であシ、フリップ・フロップ７４はリセットされた
ま＼（ｓ７＝ｒＯＪ）、従って周辺回路４４の出力Ｓ４
も「０」である。事実この場合、主電源ユニット２から
常時電力がＩＣメモリ４３、周辺回路４４に供給されて
おシ、全体装置は何ら支障を受けることなく作動し得る
のである。

補助電源ユニット２が正常である状態において主電源ユ
ニット２が一旦断となシ再び復帰した場合（第４図（ｂ
））、プロセッサ１、周辺回路４４などの動作は一旦停
止し再起動される。しかしながらＩＣメモリ４３には補
助電源ユニット２から電力が供給されておシメモリ内容
は保持されている。

この場合のＶ７３はＶｃのま＼であｐ、８７．Ｓ４は共
に「Ｏ」であυ、メモリ修復動作は行なわれない。

主電源ユニット３が電圧断状態において補助電源ユニッ
ト２が一旦断となシ再復帰する、いわゆる主電源ユニッ
ト３と補助電源ユニット２が同時に電源断となった場合
について述べる（第４図（Ｃ））。

主電源ユニット３が断であシさらに補助電源ユニット２
が断になるとキャパシタ７３の充電電圧ｖＣはダイオー
ド７１によシ急速に放電される。しかる後補助電源ユニ
ット２の電圧が復帰すると、積分回路の時定数τに従っ
てキヤ・やシタ７３に充電されていき、所定の電圧に到
達するとフリップ・７０ツブ７４はセットされその出力
信号Ｓ７は「１」となる。しかしながら、主電源ユニッ
ト３が復帰するまではフ０ロセッサ１、周辺回路４４な
どは作動し得ない。主電源ユニット３が復帰すると、信
号Ｓ７の論理「１」の状態は周辺回路４４を介して信号
Ｓ４の論理ｒＬＪとしてδＲ回路６を通してプロセッサ
１に入力される。この場合、信号Ｓ７、Ｓ４の論理「１
」であることは両者の電源が共に断になシエＣメモリ４
３のメモリ内容が消滅したことを意味しており、メモリ
修復動作がとられる。

メモリ修復動作が終了すると、リセット信号Ｓｒによシ
フリップ・７０ツ７°７４はリセットされる。

補助電源ユニット２が電源断状態において主電源ユニッ
ト３が一旦断になり再復帰した場合について述べる（第
４図（ｄ））。主電源ユニット３の電源断によシキャパ
シタ７３は急速に放電される。

そして主電源ユニット３の復帰によシキャ／Ｊシタ７３
に充電が行なわれ、充電電圧が所定レベルに到達すると
フリップ・フロップ７４がセットされ、両電源ユニット
が共に断になったことが示される。

この場合、第４図（ｃ）の場合に比し、主電源ユニット
３の復帰後信号Ｓ７，８４の論理が「１」になる時間が
若干おくれる。主電源ユニット３の復帰によシプロセッ
サ１が再起動したとき上記一定時間経過するまで信号Ｓ
４の論理が「１」になるかどうかを検出し、論理が「１
」になった場合のみメモリ修復動作を行うようにする。

メモリ修復動作が終了したらフリップ・フロップ７４を
リセットする。

本発明によれば、第４図（ｃ）及び第４図（ｄ）のいず
れの場合についても両者の電源が同時に断となシ保持さ
れるべきＩＣメモリの内容が消滅したことを知ることが
でき、メモリ修復動作を採ることができる。

両者の電源が瞬間的に同時に断になる場合を考慮し、電
圧監視回路７の動作特性は迅速であることが好ましい。

か＼る観点において、逆並列に接続されたダイオードは
効果を奏すると共に、積分回路の時定数は適切に設定さ
れる。また、電源断があったことを保持し続けるフリッ
プ・フロッゾ回路などの如きラッチ回路が必要である。

以上の説明においては、両者の電源が同時に断になった
場合について述べたが、一方が断となシ他方の電圧が変
動したことによシ、ＩＣメモリの記憶内容の保持が問題
になるような現象についても、積分回路及びフリップ・
フロップのセット電圧を適切に設定することにより検出
するようにすることができる。

本発明の実施に当っては以上に述べたものの外積々の変
形形態を採ることができる。例えばラッチ回路としての
フリップ・フロップはキイーゾリレー、ラッチリレーな
どの磁気的−に保持されるものに代えることができる。

とのようなリレーを用いた場合には、一旦両電源ユニッ
トが同時に断になった場合には、両電源ユニットが断の
ま＼であっても、その状態を保持し続けるという特徴を
有する。

以上において、電源断によシ記憶内容を消滅するものと
して、ＩＣメモリを例示したが、本発明は、ＩＣメモリ
ばかシではなく、計数器、アナログメモリその他の記憶
内容の修復を行うよう゛な装置、計算機装置であるかど
うかに限定されず、に用いることができる。

また本発明は電源ユニットが２つの場合に限らず、単一
の場合、３以上の場合にも用いることができる。

（７）発明の効果本発明によれば、多重系電源に異常が発生したことを検
出しかつ多重系電源のいずれか一つが正常に復帰したと
きに電源異常があったことを知らせることができる。こ
れによシミ源復帰後にメモリ修復動作などの如き適切な
動作を採ることができる。

【図面の簡単な説明】

第１図は例示としての従来の電子計算機装置の概略構成
図、第２図は第１図の従来の電圧監視回路を示す回路図
、第３図は本発明の一実施例としての電圧監視回路を示
す図、第４図は第３図回路の信号特性図、である。（符号の説明）１・・・プロセッサ、２・・・補助電源ユニット、２１
・・・補助電源、２２・・・電圧監視部、３・・・主電
源ユニット、４，５・・・メモリユニット、４１，４２
゜５１．５２・・・ダイオード、４３．５３・・・ＩＣ
メモリ、４４．５４・・・周辺回路、４５．５５・・・
電源異常検出部、６・・・６Ｒ回路、１０　、２０・・
・電源、３０．４０・・・ダイオード、５０・・・ＩＣ
メモリ、６０・・・周辺回路、７・・・電圧監視回路、
７１・・・ダイオード、７２・・・抵抗器、７３・・・
キャパシタ、７４・・・フリップ・７０ツブ。第４図（ａ）　　　　　　　　　　　（ｂ）

Claims

【特許請求の範囲】

１、並列的に設けられた複数の電源ユニットから電力供
給されて作動する回路を具備する装置において、前記複
数の電源ユニットと接地間に所定の時定数を有する積分
回路及び該積分回路と逆並列的に設けられたダイオード
から成る回路を設け、前記複数の電源ユニットから電力
供給を受は前記積分回路の積分電圧に応答して作動し自
己保持するラッチ回路を設け、前記複数の電源ユニット
からの電圧が全て所定値以下となった後前記複数の電源
ユニットの少くとも１つの電圧が復帰したとき前記ラッ
チ回路を作動させ、前記複数の電源ユニットの電圧が全
て所定値以下になったことをラッチするようにしたこと
を特徴とする電圧監視回路。