JPS59149556A - 画像デ−タ並列処理回路 - Google Patents
画像デ−タ並列処理回路Info
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- JPS59149556A JPS59149556A JP58022859A JP2285983A JPS59149556A JP S59149556 A JPS59149556 A JP S59149556A JP 58022859 A JP58022859 A JP 58022859A JP 2285983 A JP2285983 A JP 2285983A JP S59149556 A JPS59149556 A JP S59149556A
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- Japan
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- parallel
- shift register
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- image sensor
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Links
- 101100150273 Caenorhabditis elegans srb-1 gene Proteins 0.000 abstract 2
- 102100038417 Cytoplasmic FMR1-interacting protein 1 Human genes 0.000 abstract 1
- 101710181791 Cytoplasmic FMR1-interacting protein 1 Proteins 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 14
- 238000000605 extraction Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- OWGUSBISUVLUJF-SDNWHVSQSA-N [(e)-(2-hexylcyclopentylidene)amino]thiourea Chemical compound CCCCCCC1CCC\C1=N/NC(N)=S OWGUSBISUVLUJF-SDNWHVSQSA-N 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000013075 data extraction Methods 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 238000005192 partition Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T1/00—General purpose image data processing
- G06T1/20—Processor architectures; Processor configuration, e.g. pipelining
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Image Processing (AREA)
- Facsimile Image Signal Circuits (AREA)
- Image Analysis (AREA)
- Length Measuring Devices By Optical Means (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、イメージセンサ等から得られる映像信号を２
次元データに変換して処理するだめの２次元画像データ
処理回路に係り、特に高速化のための並列演算・実時間
処理に適した画像データ並列処理回路に関するものであ
る。
次元データに変換して処理するだめの２次元画像データ
処理回路に係り、特に高速化のための並列演算・実時間
処理に適した画像データ並列処理回路に関するものであ
る。
まず、第１図に示す従来の画像データ処理回路の一例の
ブロック図に従って従来例を説明する。
ブロック図に従って従来例を説明する。
被検査パターン１を移動走査させながら、リニヤイメー
ジセンサ２で検出した各画素ごとの画像直列信号を、２
値化回路３で処理を行なった後、リニヤイメージセンサ
２の、画素数と同一ビット長を持つシフトレジスタ４，
５．６を直列に接続しテ構成したシフトレジスタ群に入
力する。
ジセンサ２で検出した各画素ごとの画像直列信号を、２
値化回路３で処理を行なった後、リニヤイメージセンサ
２の、画素数と同一ビット長を持つシフトレジスタ４，
５．６を直列に接続しテ構成したシフトレジスタ群に入
力する。
更に、シフトレジスタ４，５．６の各出力データを、各
ビットごとに並列出力機能を持つシフトレジスタ７．８
．９で構成された２次元画像切出し回路へ入力する。
ビットごとに並列出力機能を持つシフトレジスタ７．８
．９で構成された２次元画像切出し回路へ入力する。
このデータを用いて所望の処理を行なうもので、第１図
の例では、処理回路１０で画像の輪郭線を抽出・作成す
るものである。
の例では、処理回路１０で画像の輪郭線を抽出・作成す
るものである。
それは、順次に入力される画像直列信号に同期して、各
画素ごとの値が決定され、その結果を再び次のシフトレ
ジスタ群（上記シフトレジスタ４゜５．６と同様のもの
）へ入力し、２次元画像データ処理を行なうものである
。
画素ごとの値が決定され、その結果を再び次のシフトレ
ジスタ群（上記シフトレジスタ４゜５．６と同様のもの
）へ入力し、２次元画像データ処理を行なうものである
。
この様子を更に第２図の２次元画像切出しの説明図を用
いて説明する。
いて説明する。
上記した処理動作は、第２図（ａ）に示すように、一定
の画素数（上記例では３×３ビツト）の切出し区画ＩＡ
で、２次元の検査パターン平面上を左端から右端へ切出
し処理をするとともに、下方へ１画素ずらして同様な走
査動作を繰シ返し、切り出し部分の中心位置における画
素の値を決定しながら全画面上を走査して、第２図（ｂ
）に示すように原パターンＩＢに対する輪郭線ＩＣを抽
出・作成するものである。
の画素数（上記例では３×３ビツト）の切出し区画ＩＡ
で、２次元の検査パターン平面上を左端から右端へ切出
し処理をするとともに、下方へ１画素ずらして同様な走
査動作を繰シ返し、切り出し部分の中心位置における画
素の値を決定しながら全画面上を走査して、第２図（ｂ
）に示すように原パターンＩＢに対する輪郭線ＩＣを抽
出・作成するものである。
この場合、第２図（ｂ）で示すように、画面の両端に画
素の値を決定しえない不定領域（同図中Ｘ印のもの）が
発生するという問題がある。
素の値を決定しえない不定領域（同図中Ｘ印のもの）が
発生するという問題がある。
しかしながら、最近、第３図の分割出力形のりニヤイメ
ージセンサの説明図に示すように、受光部ＰＲで検出し
た各画素ごとの画像信号を、複数のブロックＢＬ−１〜
ＢＬ−Ｎに分割したシフトレジスタＳＲへ各並列に転送
した後、各ブロックの出力から並列に画像信号が得られ
るリニヤイメージセンサを使用し、各出力信号０ＵＴ−
１〜０ＵＴ−Ｎを各並列に処理することにより、処理の
高速化を図るようにしている。
ージセンサの説明図に示すように、受光部ＰＲで検出し
た各画素ごとの画像信号を、複数のブロックＢＬ−１〜
ＢＬ−Ｎに分割したシフトレジスタＳＲへ各並列に転送
した後、各ブロックの出力から並列に画像信号が得られ
るリニヤイメージセンサを使用し、各出力信号０ＵＴ−
１〜０ＵＴ−Ｎを各並列に処理することにより、処理の
高速化を図るようにしている。
その場合、第１図に示すような従来回路を用いて上記の
ような並列処理を行なうと、上記した理由により、第４
図の分割２次元画像切出しの説明図に示すように、更に
各ブロックの継ぎ目ごとに演算が不能な不確定領域が発
生し、正確な処理結果が得られないと云う問題がある。
ような並列処理を行なうと、上記した理由により、第４
図の分割２次元画像切出しの説明図に示すように、更に
各ブロックの継ぎ目ごとに演算が不能な不確定領域が発
生し、正確な処理結果が得られないと云う問題がある。
本発明の目的は、上記した従来技術の欠点をなくし、２
次元画像データの並列処理において、分割（並列）演算
処理の境界部分に不定領域が発生するのを防止し、完全
な並列演算処理が可能な画像データ並列処理回路を提供
することにある。
次元画像データの並列処理において、分割（並列）演算
処理の境界部分に不定領域が発生するのを防止し、完全
な並列演算処理が可能な画像データ並列処理回路を提供
することにある。
本発明に係る画像データ並列処理回路の構成は、分割出
力形のりニヤイメージセンサから並列に出力される各分
割映像信号内に含まれる画素データ長と同一のビット長
で、上記各分割映像信号に各対応して同数のシフトレジ
スタからなるシフトレジスタ群を２組と、それらを交互
に切り換え、一方のシフトレジスタ群には、上記リニヤ
イメージセンサからの各分割映像信号を各並列に入力す
るとともに、他方のシフトレジスタ群は、上記リニヤイ
メージセンサ出力と切り放して各シフトし／スタを全直
列接続に切り換え、すでに入力済みの画素データを各シ
フトレジスタの出力部から各対応の切出し回路に取り出
させ、その各取出し画素データ数ヲシフトレジスタビッ
ト長に所定数の付加ビットを加えたものとしうるように
する切換え回路とを具備するようにしだものである。
力形のりニヤイメージセンサから並列に出力される各分
割映像信号内に含まれる画素データ長と同一のビット長
で、上記各分割映像信号に各対応して同数のシフトレジ
スタからなるシフトレジスタ群を２組と、それらを交互
に切り換え、一方のシフトレジスタ群には、上記リニヤ
イメージセンサからの各分割映像信号を各並列に入力す
るとともに、他方のシフトレジスタ群は、上記リニヤイ
メージセンサ出力と切り放して各シフトし／スタを全直
列接続に切り換え、すでに入力済みの画素データを各シ
フトレジスタの出力部から各対応の切出し回路に取り出
させ、その各取出し画素データ数ヲシフトレジスタビッ
ト長に所定数の付加ビットを加えたものとしうるように
する切換え回路とを具備するようにしだものである。
このように、２組のシフトレジスタ群を交互に切り換え
ながら、各並列映像信号（分割映像信号）に隣接する映
像領域の画像データの一部分を付加することによシ、並
列処理に伴なって処理区分の境界に発生する演算不能領
域をなくシ、完全な演算処理を可能とするものである。
ながら、各並列映像信号（分割映像信号）に隣接する映
像領域の画像データの一部分を付加することによシ、並
列処理に伴なって処理区分の境界に発生する演算不能領
域をなくシ、完全な演算処理を可能とするものである。
以下、本発明の実施例を図に基づいて説明する。
第５図は、本発明に係る画像データ並列処理回路の一実
施例のブロック図、第６図は、その切出し回路の一実施
例のブロック図である。
施例のブロック図、第６図は、その切出し回路の一実施
例のブロック図である。
本実施例は、すでに第３図について述べたように、受光
部で検出した各画素毎の画像信号を複数の分割（並列）
出力として取り出しだ画像信号の並列処理を行なうよう
にしだもので、以下、具体的に説明する。
部で検出した各画素毎の画像信号を複数の分割（並列）
出力として取り出しだ画像信号の並列処理を行なうよう
にしだもので、以下、具体的に説明する。
まず、その構成を説明する。
所望のパターン等の光学像を分割出力形のリニヤイメー
ジセンサ１１で検出した各並列（分割）出力信号を各２
値化する２値化回路１２、イメージセンサ１１の分割ブ
ロックＢＬＴ−１〜ＢＬ−Ｎの各ビット長ｔと同じビッ
ト長ｔを有するシフトレジスタＳＲ，Ａ−１〜ＳＲ，Ａ
−Ｎ、５ＲＢ−１〜ＳＲ，Ｂ−Ｎを上記分割ブロック数
（並列出力数）Ｎと各同数布するシフトレジスタ群１３
Ａ。
ジセンサ１１で検出した各並列（分割）出力信号を各２
値化する２値化回路１２、イメージセンサ１１の分割ブ
ロックＢＬＴ−１〜ＢＬ−Ｎの各ビット長ｔと同じビッ
ト長ｔを有するシフトレジスタＳＲ，Ａ−１〜ＳＲ，Ａ
−Ｎ、５ＲＢ−１〜ＳＲ，Ｂ−Ｎを上記分割ブロック数
（並列出力数）Ｎと各同数布するシフトレジスタ群１３
Ａ。
１３Ｂ、２値化回路１２の各出力０ＵＴ−１〜０ＵＴ−
Ｎをシフトレジスタ群１３Ａ、１’３Ｂへ交互に切換え
接続をする切換え回路１４、シフトレジスタ群１３Ａ、
１３ＢのシフトレジスタＳＲ，Ａ−１〜５ＲＡ−Ｎ、Ｓ
Ｒ，Ｂ−１〜ＳＲ，Ｂ−Ｎの接続を並列、直列に切り換
える切換え回路１５ Ａ、、１５ Ｊ シフトレジス
タ群１３Ａ、、１３Ｂの一方を選択して並び換えを行な
った後のデータを２次元画像データの切出し回路１７（
４１〜＝＃Ｎ）へ供給するための切換え回路１６から構
成される。
Ｎをシフトレジスタ群１３Ａ、１’３Ｂへ交互に切換え
接続をする切換え回路１４、シフトレジスタ群１３Ａ、
１３ＢのシフトレジスタＳＲ，Ａ−１〜５ＲＡ−Ｎ、Ｓ
Ｒ，Ｂ−１〜ＳＲ，Ｂ−Ｎの接続を並列、直列に切り換
える切換え回路１５ Ａ、、１５ Ｊ シフトレジス
タ群１３Ａ、、１３Ｂの一方を選択して並び換えを行な
った後のデータを２次元画像データの切出し回路１７（
４１〜＝＃Ｎ）へ供給するための切換え回路１６から構
成される。
その動作を以下に説明する。
まず、イメージセンサ１１かも２値化回路】２を介して
供給される１ライン分の画像データ０ＵＴ−１〜０ＵＴ
−Ｎ（分割映像信号）は、切り換え回路１４の各スイッ
チを上側に、同１５Ａの各スイッチを下側に倒した状態
で、シフトレジスタ群１３Ａの各シフトレジスタＳＲ，
Ａ−１〜５ＲＡ−Ｎに各並列に転送される。
供給される１ライン分の画像データ０ＵＴ−１〜０ＵＴ
−Ｎ（分割映像信号）は、切り換え回路１４の各スイッ
チを上側に、同１５Ａの各スイッチを下側に倒した状態
で、シフトレジスタ群１３Ａの各シフトレジスタＳＲ，
Ａ−１〜５ＲＡ−Ｎに各並列に転送される。
一方、シフトレジスタ群１３Ｂでは、切換え回路１５Ｂ
の各スイッチを上側に倒して７フトレジスタ５ＲＢ−１
〜ＳＲ，Ｂ−Ｎを全直列接続として、その前に上記と同
様に格納済みの１ライン分の画像データが、シフトレジ
スタ５ＲＢ−１〜Ｓ ｉ（、Ｂ−Ｎの各出力部から、各
スイッチが下側へ切り換えられた切換回路１６を介して
切り出し回路１７（≠１〜＋Ｎ）に各並列に供給される
。
の各スイッチを上側に倒して７フトレジスタ５ＲＢ−１
〜ＳＲ，Ｂ−Ｎを全直列接続として、その前に上記と同
様に格納済みの１ライン分の画像データが、シフトレジ
スタ５ＲＢ−１〜Ｓ ｉ（、Ｂ−Ｎの各出力部から、各
スイッチが下側へ切り換えられた切換回路１６を介して
切り出し回路１７（≠１〜＋Ｎ）に各並列に供給される
。
この場合、シフトレジスタ群１３Ｂのうち７ノトンジス
タＳＲ，Ｂ−Ｎを除く各７フトレジスタＳＲ，Ｂ−１〜
ＳＲ，Ｂ−（Ｎ−１）の出力部からは、そのビット長ｌ
よりも所定ビット数αだけ多い（を十α）ビット分のデ
ータが取り、出され、切り出し回路１７へ供給されるよ
うになる。
タＳＲ，Ｂ−Ｎを除く各７フトレジスタＳＲ，Ｂ−１〜
ＳＲ，Ｂ−（Ｎ−１）の出力部からは、そのビット長ｌ
よりも所定ビット数αだけ多い（を十α）ビット分のデ
ータが取り、出され、切り出し回路１７へ供給されるよ
うになる。
すなわち、この付加ビットαは、それぞれ隣接の次段の
シフトレジスタの先頭部分のαビットが並列的に対応す
る隣接の切出し回路１７へ取り出されるもので、そのビ
ット数は、例えば、第１図で示した例（３×３ビット切
出し）の場合はα−２とすればよい。なお、シフトレジ
スタＳＲＢ、−Ｎの出力部からはｌビット分が取り出さ
れるのみである。
シフトレジスタの先頭部分のαビットが並列的に対応す
る隣接の切出し回路１７へ取り出されるもので、そのビ
ット数は、例えば、第１図で示した例（３×３ビット切
出し）の場合はα−２とすればよい。なお、シフトレジ
スタＳＲＢ、−Ｎの出力部からはｌビット分が取り出さ
れるのみである。
このようにして、１ライン分の入力と前ラインの並換え
、取出しとを実行した後は、切換え回路１４．１５Ｂの
各スイッチを下側へ、同１５Ａ。
、取出しとを実行した後は、切換え回路１４．１５Ｂの
各スイッチを下側へ、同１５Ａ。
１６の各スイッチを上側へ切り換えて同様の動作を繰り
返す。
返す。
切出し回路１７は第６図の一実施例のブロック図に示す
ように、３×３ビット切出しの場合、ビット長（ｔ＋α
）のシフトレジスター７−１〜１７−３および並列出力
機能を有するビットの７フトレジスター７−４〜１７−
６で構成すればよい。ただし、切出し回路１７の最後尾
（≠Ｎ）のもののみは、必ずしも、ビット長ｌのシフト
レジスタで構成しなくてもよい。
ように、３×３ビット切出しの場合、ビット長（ｔ＋α
）のシフトレジスター７−１〜１７−３および並列出力
機能を有するビットの７フトレジスター７−４〜１７−
６で構成すればよい。ただし、切出し回路１７の最後尾
（≠Ｎ）のもののみは、必ずしも、ビット長ｌのシフト
レジスタで構成しなくてもよい。
以上のように、各ブロックから出力される信号を実時間
で付加することにより、並列処理回路がΔ 扱う２次元データの境界部分において、演算不能 。
で付加することにより、並列処理回路がΔ 扱う２次元データの境界部分において、演算不能 。
による値の不定領域が発生することを防止することがで
きる。
きる。
以上、詳細に説明したように、本発明によれば、実時間
での２次元画像データ並列処理において、各処理回路が
扱う画面データの境界部分に演算不能領域が発生するの
を防止し、完全な並列処理演算が可能な画像データ並列
処理回路を実現することができるので、並列演算による
画像データ処理の高速化とともに、その確実化に顕著な
効果が得られる。
での２次元画像データ並列処理において、各処理回路が
扱う画面データの境界部分に演算不能領域が発生するの
を防止し、完全な並列処理演算が可能な画像データ並列
処理回路を実現することができるので、並列演算による
画像データ処理の高速化とともに、その確実化に顕著な
効果が得られる。
第１図は、従来の画像データ処理回路の一例のブロック
図、第２図は、２次元画像切出しの説明図、第３図は、
分割出力形のイメージセンサの説明図、第４図は、分割
２次元画像切出しの説明図、第５図は、本発明に係る画
像データ並列処理回路の一実施例のブロック図、第６図
は、その切出し回路の一実施例のブロック図である。 １１・・・リニヤイメージセンサ、１２・・・２値化回
路、１３Ａ、１３Ｂ・・・シフトレジスタ群、１４，１
５Ａ。 １５Ｂ、１６・・・切換え回路、１７・・・切出し回路
。 代理人 弁理士 福田幸作 （ほか１名）
図、第２図は、２次元画像切出しの説明図、第３図は、
分割出力形のイメージセンサの説明図、第４図は、分割
２次元画像切出しの説明図、第５図は、本発明に係る画
像データ並列処理回路の一実施例のブロック図、第６図
は、その切出し回路の一実施例のブロック図である。 １１・・・リニヤイメージセンサ、１２・・・２値化回
路、１３Ａ、１３Ｂ・・・シフトレジスタ群、１４，１
５Ａ。 １５Ｂ、１６・・・切換え回路、１７・・・切出し回路
。 代理人 弁理士 福田幸作 （ほか１名）
Claims (1)
- １、分割出力形のりニヤイメージセンサから並列に出力
される各分割映像信号内に含まれる画素データ長と同一
のビット長で、上記分割映像信号に各対応する数のシフ
トレジスタからなるシフトレジスタ群を２組と、それら
を交互に切り換え、一方のシフトレジスタ群には、上記
リニヤイメージセンサからの各分割映像信号を各並列に
入力するとともに、他方のシフトレジスタ群は、上記リ
ニヤイメージセンサ出力と切り放して各シフトレジスタ
を全直列接続に切り換え、すでに入力済みの画素データ
を各シフトレジスタの出力部から各対ゎ（１）９Ｊ出し
回＾り出さイ、そ。取出し数を７゜トレジスタのビット
長に所定数の付加ビットを加えたものとしうるようにす
る切換え回路とを具備して構成した画像データ並列処理
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58022859A JPS59149556A (ja) | 1983-02-16 | 1983-02-16 | 画像デ−タ並列処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58022859A JPS59149556A (ja) | 1983-02-16 | 1983-02-16 | 画像デ−タ並列処理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59149556A true JPS59149556A (ja) | 1984-08-27 |
Family
ID=12094438
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58022859A Pending JPS59149556A (ja) | 1983-02-16 | 1983-02-16 | 画像デ−タ並列処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59149556A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6182231A (ja) * | 1984-08-31 | 1986-04-25 | Fujitsu Ltd | ソ−ト演算回路の制御方式 |
| JPS62260279A (ja) * | 1986-05-07 | 1987-11-12 | Fujitsu Ltd | 高速イメ−ジ処理回路 |
| JPH02309456A (ja) * | 1989-05-24 | 1990-12-25 | Mita Ind Co Ltd | 輪郭抽出処理装置 |
| JPH03500698A (ja) * | 1987-08-13 | 1991-02-14 | ハネウエル・インコーポレーテツド | ２×２ウインドウ・アーキテクチヤを有する並列パイプライン映像プロセツサ |
-
1983
- 1983-02-16 JP JP58022859A patent/JPS59149556A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6182231A (ja) * | 1984-08-31 | 1986-04-25 | Fujitsu Ltd | ソ−ト演算回路の制御方式 |
| JPH0436414B2 (ja) * | 1984-08-31 | 1992-06-16 | Fujitsu Ltd | |
| JPS62260279A (ja) * | 1986-05-07 | 1987-11-12 | Fujitsu Ltd | 高速イメ−ジ処理回路 |
| JPH0419592B2 (ja) * | 1986-05-07 | 1992-03-30 | Fujitsu Ltd | |
| JPH03500698A (ja) * | 1987-08-13 | 1991-02-14 | ハネウエル・インコーポレーテツド | ２×２ウインドウ・アーキテクチヤを有する並列パイプライン映像プロセツサ |
| JP2949589B2 (ja) * | 1987-08-13 | 1999-09-13 | ハネウエル・インコーポレーテツド | ２×２ウインドウ・アーキテクチヤを有する並列パイプライン映像プロセツサ |
| JPH02309456A (ja) * | 1989-05-24 | 1990-12-25 | Mita Ind Co Ltd | 輪郭抽出処理装置 |
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