JPS59149419A - 二重積分型ａ／ｄ変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 開示技術は、二重積分型Ａ／Ｄ変換器の改良に関する。

〈従来技術〉 この種のＡ／Ｄ変換器は、低速高精度計測に適すること
から、デジタル電圧針や電子秤等に広く利用されている
。

ところが、従来の二重積分型Ａ／Ｄ変換器は。

その制御回路が専らハードロジックで構成されているの
で、その変換速度や分解能には自由度がなく、ために使
用条件が変更される毎にその回路構成を変更しなければ
ならない不便があった。このためこの種のＡ／Ｄ変換器
は、多種少量生産となり、その製造コストが高くつくと
ともに、そのロット手配が煩雑となる等の問題があった
。またアナログ信号の入力レベルが低い場合は、Ａ／Ｄ
変換器の変換精度が悪くなるので、全レンジにおいて所
定の変換精度を得るためには、当該Ａ／Ｄ変換器の前段
でアナログ信号の入力レベルを調整する必要があった。

また、上記従来の変換器は、使用カウンタの構成によっ
て最大出力カウント数が規制されたので、自由に最大出
方カウント数を上げることはできなかった。

〈発明の目的〉 この発明は、上記問題点を解決せんとするもので、第一
の目的は、二重積分型Ａ／Ｄ変換器の変換速度や分解能
を簡単かつ任意に変更できるようにして、当該変換器の
汎用性を向上させるとともに、アナログ信号の入力レベ
ルを調整せずとも。

全レンジにおいて所望の変換精度を簡単に得るこトカＴ
：キる新たなＡ／Ｄ変換器を提供することにあり、また
第二の目的は、使用カウンタの構成とは無関係に出力カ
ウント数を増減することができ。

したがって２分解能を自由に選択することができる新た
なＡ／Ｄ変換器を提供することにある。

〈発明の構成〉 この発明は、上記目的を達成するために次のような技術
的手段を講じたものである。即ち、第一の発明は、二重
積分型Ａ／Ｄ変換器における入力アナログ信号の積分時
間を、マイクロコンピュータに設定したソフト・タイマ
で制御するように構成したものであり、また、第二の発
明は、第一の発明の技術的手段に加えて、さらに基準電
圧の積分時間におけるパルス数を計数するカウンタのオ
ーバーフロー回数を、上記コンピュータで計数するよう
にして、上記カウンタのカウント数と、上記オーバーフ
ロー回数とから総出力カウント数を算出するように構成
したものである。

〈実施例の構成〉 以下、各発明の構成を図面に基づいて説明すると、第１
図、第２図、第３図は、それぞれ第一の発明に係る二重
積分型Ａ／Ｄ変換器の実施例のブロック図であり、第４
図、第５図、第６図は、それぞれ第二の発明に係る二重
積分型Ａ／Ｄ変換器の実施例のブロック図である。尚、
これらの図では、同一態様部分については同一符号を用
いているので、この同一部分についての説明は、一実施
例についてのみ行い、各図についての重複した説明は省
略する。

これらの図において、（１）は基準電圧（Ｖｒｅｆ）。

アナログ信号（Ｖｉｎ）、接地電圧をそれぞれ選択的に
積分器（２）に入力するアナログスイッチで、そのスイ
ッチの切り換えは、マイクロコンピュータ〔以下ＣＰ、
Ｕと称す〕（５８〜５ｆ）からの切り換え指令Ｓａと、
比較器（３）からのカウントストップ信号ｓｂとに基づ
いて行われる。即ち、比較器（３）がらカウントストッ
プ信号ｓｂが出力されると、アナログスイッチ（１）の
接点がＣ端子に切り換わりて、積分器（２）のオフセン
ト補正が行われ１次にＣＰＵ（５８〜５ｆ）から切り換
え指令Ｓａが出力されると、今度は上記スイッチ（１）
の接点がａ端子に切り換わって。

アナログ信号（Ｖｉｎ）の積分が開始される。次にＣＰ
Ｕ（５８〜５ｆ）から切り換え指令Ｓａが出力されると
、今度は上記接点がｂ端子に切り換わり、これによりア
ナログ信号（Ｖｉｎ）の積分から基準電圧（Ｖｒｅｆ）
による逆積分に切り換わる。そして。

積分器（２）の出力電圧が当初の積分開始電圧になると
、比較器（３）からカウントストップ信号ｓｂが出力さ
れ、これにより上記接点がＣ端子に切り換わって９次の
切り換え指令Ｓａが出力されるまでの間。

上記積分器（２）のオフセント補正が行われる。このよ
うな動作は、ＣＰＵ（５ａ〜５ｆ）に設定したソフト・
タイマにより一定周期で繰り返し行われる。

比較器（３）は、積分器（２）の出力電圧が当初の積分
開始電圧になると、上記アナログスイッチ（１）と。

カウンタ（４）と、　−ＣＰ　Ｕ　（，５ａ〜５ｆ）と
にカウントストップ信号ｓｂを出力するように構成され
ている。

カウンタ（４）は、逆積分開始のタイミングで出力され
るＣＰＵ（５ａ〜５ｆ）からの指令Ｓｃでリセットされ
、同時にカウント動作を開始し、比較器（３）からのカ
ウントストップ信号ｓｂでカウント動作を停止するよう
に構成されている。

各ＣＰＵ（５ａ〜５ｆ）には、上記切り換え指令Ｓａを
所定のタイミングで出力するソフト・タイマが設けられ
、そのうち第１図、第４図のＣＰＵ（５ａ。

５ｄ）に設けられたソフト・タイマは、その設定時間が
固定にされており、したがって、当該設定時間の変更は
プログラムの変更によって行われ、また、第２図、第３
図、第５図、第６図の各ＣＰＵ（５ｂ、　５ｃ、　５ｅ
、　５ｆ）に設けられたソフト・タイマは、その設定時
間が自由に変更できるようにされている。即ち、第２図
、第５図の各Ａ／Ｄ変換器には、異なる複数の設定時間
を記憶したメモ１月６）と、その設定時間を選択する指
定手段（７）とが設けられて２選択した設定時間で上記
ソフト・タイマの設定時間が与えられるように構成され
ており。

また、第３図、第６図の各Ａ／Ｄ変換器には、アナログ
信号の積分時間を設定する設定手段（８）が設けられて
、設定された時間で上記ソフト・タイマの設定時間が与
えられるように構成されている。

上記指定手段（７）は、適宜な切り換えスイッチで構成
され、また設定手段（８）は、デジタルスイッチやテン
キー等で構成される。そして、当該Ａ／Ｄ変換器がデジ
タル電圧計や電子秤等に利用される時は、上記指定手段
（７）は、計量レンジの切換スイッチとして使用される
。即ち、Ａ／Ｄ変換器に対する入力レベルが低い場合は
、指定手段（７）を操作して積分時間を長くとり、また
、入力レベルが高い場合は、積分時間を短くとって、当
該Ａ／Ｄ変換器の変換精度を低下させないようにするの
である。これにより、当該Ａ／Ｄ変換器に対するアナロ
グ信号の入力レベルの調整が不要になる。

（９）はカウンタ（４）とＣＰ　Ｕ　（５ａ〜５ｆ）と
を−動するクロック発振器で、適宜な周波数のものが用
Ｇ１られる。

第４図、第５図、第６図の００）は、カウンタ（４）の
オーバーフロー信号Ｓｄをラッチするフリ・ノブ・フロ
ップで、上記オーバーフロー信号Ｓｄがフリ・ノブ・フ
ロップ００）のセット端子Ｓに入力されると、フリップ
・フロップＱＯ）のＱ出力がＨレベルになり。

次にＣＰＵ（５ｄ〜５ｆ）がこのＨレベルのＱ出力を読
み込むと、当該カーウンタ（４）のオーバーフロー回数
を＋１して、当該フリップ・フロップａ〔をリセットす
るように構成されている。また上記ＣＰＵ（５ｄ〜５ｆ
）は、比較器（３）のカウントストップ信号ｓｂを読み
込むと、それまでに計数したオーバーフロー回数と、カ
ウンタ（４）の出力カウント数Ｓｅとから総出力カウン
ト数を算出するようにされている。

これにより、カウンタ（４）の構成とは無関係に当該Ａ
／Ｄ変換器の出力カウント数を増加させることができ、
それに伴って分解能も自由に上げることができる。

もっとも、カウンタ（４）の最上位桁の信号をオー　　
　・バーフロー信号として用いる時は、上記フリップ・
フロップＱＯ）を省略することができる。

〈実施例の作用〉 次に各実施例のＣＰＵ（５ａ〜５ｆ）の制御動作を説明
するが、第１図、第２図、第４図の各ｃｐｕ（５ａ、５
ｂ、　５ｄ）の制御動作は、第５図に示すｃｐＵ（５ｅ
）の制御動作に包含されるので、ここでは第５図のＣＰ
　Ｕ’−（５ｅ）の制御動作を説明することで１以上の
ＣＰ　Ｕ　（５ａ、　５ｂ、　５ｄ）の制御動作の説明
に代えるものとし、また第３図のものは、第６図に示す
ＣＰＵ（５ｆ）の制御動作に包含されるので、ここでも
第６図のＣＰＵ（５ｆ）の制御動作を説明することで、
第３図のＣＰＵ（５ｃ）の制御動作の説明に代えるもの
とする。

第７図は、第５図に示すＣＰＵ（５ｅ）の制御動作の一
例を示すフローチャートで、イニシャル時には、比較器
（３）からのカウントストップ信号ｓｂによってアナロ
グスイッチ＋１１の接点がＣ端子に接続されているもの
とする。

このような状態で制御プログラムを走らすと。

ＣＰＵ（５ｅ）は、指定手段（７）をチェックして積分
時間の指定モードを判別しくステップ−１）、続いてそ
れに応じた指定フラッグをセントして（ステップ−２）
、アナログスイッチ（１１の接点をＣ端子からＣ端子に
切り換える指令Ｓａを出力する（ステップ−３）。これ
によりアナログ信号（Ｖｉｎ）の積分が開始される。

次にＣＰＵ（５ｅ）は、他の処理（演算処理１表示処理
等）を実行しながら、その処理ステップ数から積分時間
を監視し、該積分時間が指定フラッグに対応する設定時
間と等しくなると１次のステップ−５で、アナログスイ
ッチ（１１の接点をｂ端子に切り換える指令Ｓａを出力
し、同時にカウンタ（４）にそのリセットとスタートと
を促す指令Ｓｃを出力する。これによりアナログ信号の
積分が終了し。

続いて基準電圧（Ｖｒｅｆ）による逆積分とカウンタ（
４）のカウント動作とが開始される。

第８図は、第７図におけるステップ−４の詳細なフロー
チャートの一例を示したもので、ここではステップ・カ
ウンタを用いて、その処理ステップ数から積分時間を監
視するようにしている。即ち、まずステップ・カウンタ
を０にセットしくステップ−４０）、続いて上記指定フ
ラッグを判別して（ステップ−４１）、当該指定フラッ
グに対応する積分時間の監視を行う〔即ち、指定された
積分時間に相当する記憶ステップ数と、上記ステップ・
カウンタのカウント数とを比較して１両者の一致を判別
する一ステップー４２〕。判別の結果９両者が不一致で
あれば、ステップ・カウンタを＋１〔破線で囲む処理を
挿入する時は、一定ステップ数をカウント・アップ〕し
て、再びステップ−４１の処理に戻る（ステップ−４３
）、かかるループ処理を何回か繰り返すうち、記憶ステ
・ノブ数とステップ・カウンタのカウント数とが一致す
ると、このループを抜けて、第７図に示すステップ−５
の処理に移行する。また、このループを回る間に。

他の処理も併せて行わせる時は、破線で示すように、ス
テップ−４３とステップ−４１との間で、一定ステップ
数の処理を実行させる。

このようにしてステップ−５の処理が終了すると２次に
ＣＰＵ（５ｅ）は、一定周期でフリ・ノブ・フロップα
〔のＱ出力と、比較器（３）のカウントストップ信号ｓ
ｂとを繰り返しチェ・ツクする。即ち、カウンタ（４）
がオーバーフロー信号Ｓｄを出力するまでの時間よりも
短い時間内で一定ステ・ノブ数の処理を実行しくステッ
プ−６）、それが終了するとフリップ・フロップＯｌの
Ｑ出力をチェ・ツクする（ステップ−７）。この場合、
初回ではＱ出力はＬレベルであるので、ステップ−８を
スキップして。

カウントストップ信号ｓｂのチェック処理（ステップ−
９）に移行する。チェックの結果、カウントストップ信
号Ｓｂ７！ｌ（Ｌレベルであれば、再びステップ−６の
処理に戻って同様な処理を繰り返す。そしてこのステッ
プ−６の処理を終了した時には。

−フリップ・フロップａ・のＱ出力はＨレベルに切り換
わっているので２次のステップ−８でオーバーフロー回
数を＋１し、続いてフリップ・フロップ０〔をリセット
する信号を出力する。

次にステップ−９で比較器（３）のカウント・ストップ
信号ｓｂをチェックし、その結果、Ｌレベルであれば前
述と同様な処理を繰り返し、また、Ｈレベルであれば基
準電圧の積分は終了し、また同時にアナログスイッチの
接点もＣ端子に切り換わっているので１次のステップ−
１Ｏで、カウンタ（４）のカウント値Ｓｅを入力し、こ
れを記憶する。

続いて、ステップ−８で求めたオーバーフロー回数とカ
ウンタ（４）のカウント値とからカウンタ（４）の総出
力カウント数を算出しくステップ−１１）　。

続いて、一定ステップ数の処理を行った後、再び当初の
ステップ−１に戻って９以上の制御動作を繰り返す。

尚、第１図、第４図に示す実施例は２以上のような積分
時間の変更を要さないので、この場合のＣＰ　Ｕ　（５
ａ、　５ｄ）の制御動作からは、上記ステップｌとステ
ップ２．並びにステップ４１とステップ４２の各処理が
省略される。また第１図、第２図。

第３図においては、カウンタ（４）のオーバーフローは
チェックしないので、この場合には、ステップ７とステ
ップ８．並びにステップ１１の各処理が省略される。

第９図は、第６図のＣＰＵ（５ｆ）の制御動作の一例を
示すフローチャートで、ここでは第７図に対して相違す
る部分のみを示している。即ち、この場合には、前記ス
テップ−１，ステップ−２の処理に換えて、設定時間を
ステップ数に変換し。

これを記憶する処理（ステップ−０１）が新たに挿入さ
れるとともに、ステップ−３とステップ−５との間に挿
入される処理が、第８図に示したものに比して１図示の
如く簡略化される。

同様にして、第３図のＣＰＵ（５ｃ）も第９図に示した
範囲内において、同一の制御動作をとる。

尚、この発明の実施例は上記各実施例に限るものでない
ことは勿論であり、また各ＣＰＵ（５ａ〜５ｆ）は、ア
ナログスイッチの切り換え制御専用のものであっても良
いし、或いは他の処理１例えば電子秤におけるキー処理
２表示処理、演算処理等を併せて行うものであっても良
い。

〈発明の効果〉 以上説明したように、この発明は、二重積分型Ａ／Ｄ変
換器における入力アナログ信号の積分時間を、設定時間
が自由に変更できるソフト・タイマで制御するようにし
たので、当該Ａ／Ｄ変換器の分解能や変換速度等を自由
に且つ簡単に変更することができる。したがって、仕様
変更に際しても、ハード上の構成は変更する必要がなく
、従来のように多種少量生産の必要がないので、製造コ
ストを下げることができる。また、アナログ信号の積分
時間を自由に変更できるので、アナログ信号の入力レベ
ルが低い場合は、当該積分時間を長くとることにより、
高い変換精度を容易に得ることができる。したがって、
従来のレンジ切換式電子秤やデジタル電圧針等に必要と
したアナログ信号の入力レベル調整回路が不要となり、
これらの製造コストを下げることができる。また、上記
調整回路を活かして、アナログ信号の入力レベルと積分
時間とを併せて調整するようにすれば、Ａ／Ｄ変換器の
変換速度と分解能とを同時にコントロールすることがで
き、したがって、当該Ａ／Ｄ変換器を所望の能力のもの
に簡単に設定することができる。

また、第２の発明では、第１の発明の構成に加えて、さ
らに基準電圧の積分時間におけるパルス数を計数するカ
ウンタのオーバーフロー回数を。

上記コンピュータで計数するようにして、上記カウンタ
のカウント数と、上記オーバーフロー回数とから出力デ
ジタル信号を算出するようにしたので、カウンタの構成
とは無関係に出力カウント数を増加させることができ、
したがって、当該Ａ／Ｄ変換器の分解能を必要なだけ自
由に増加させることができる。

【図面の簡単な説明】

第１図、第２図、第３図は、それぞれ第一の発明に係る
実施例のブロック図、第４図、第５図。 第６図は、それぞれ第二の発明に係る実施例のブロック
図、第７図は第５図に示した実施例におけるＣＰＵ（５
ｅ）の動作の一例を示すフローチャート、第８図は第７
図に示したステップ−４の詳細な動作を示すフローチャ
ート、第９図は第６図に示した実施例におけるＣＰＵ（
５ｆ）の動作の一部分を示すフローチャートである。 （５ａ）〜（５ｆ）　−・−マイクロコンピュータ（６
１−−−−−メモリ （７１−−−一指定手段 （８）・−一−−・設定手段 出願人　株式会社石田衡器製作所 代理人竹内尚恒 第　師 ステラ７３５へ 第９図 第７１コのスデ１．−ｙＤ　５へ

Claims (1)

1. 【特許請求の範囲】 （１）入力アナログ信号を積分器で所定時間積分し１次
   にこの積分器の出力電圧を上記アナログ信号と逆極性の
   基準電圧でさらに上記積分器で積分して、上記積分器の
   出力電圧が所定値になるまでの基準電圧の積分時間をパ
   ルス数でカウントすることにより、上記アナログ信号を
   デジタル信号に変換するようにしたＡ／’Ｄ変換器にお
   いて、上記アナログ信号の積分時間をマイクロコンピュ
   ータに設定したソフト・タイマで制御するようにしたこ
   とを特徴とする二重積分型Ａ／Ｄ変換器。 （２、特許請求の範囲第１項記載のソフト・タイマが、
   メモリに記憶された異なる複数の設定時間のうちから選
   択した設定時間で作動するように構成されてなる二重積
   分型Ａ／Ｄ変換器。 （３）特許請求の範囲第１項記載のソフト・タイマが、
   設定手段で与えられた設定時間で作動するように構成さ
   れてなる二重積分型Ａ／Ｄ変換器。 （４）入力アナログ信号を積分器で所定時間積分し１次
   にこの積分器の出力電圧を上記アナログ信号と逆極性の
   基準電圧でさらに上記積分器で積分して、上記積分器の
   出力電圧が所定値になるまでの基準電圧の積分時間をパ
   ルス数でカウントすることにより、上記アナログ信号を
   デジタル信号に変換するようにしたＡ／Ｄ変換器におい
   て、上記アナログ信号の積分時間をマイクロコンピュー
   タに設定したソフト・タイマで制御するようにし。 一方、上記パルス数をカウントするカウンタのオーバー
   フロー回数を、上記コンピュータで計数するようにして
   、上記カウンタのカウント数と上記オーバーフロー回数
   とから総出力カウント数を算出するようにしたことを特
   徴とする二重積分型Ａ／Ｄ変換器。 （５）特許請求の範囲第４項記載のソフト・タイマが、
   メモリに記憶された異なる複数の設定時間のうちから選
   択した設定時間で作動するように構成されてなる二重積
   分型Ａ／Ｄ変換器。 （６）特許請求の範囲第４項記載のソフト・タイマが、
   設定手段で与えられた設定時間で作動するように構成さ
   れてなる二重積分型Ａ／Ｄ変換器。